AR# 71399

UltraScale+ PCI Express 4c Integrated Block - リリース ノートおよび既知の問題

説明

  • このアンサーでは、UltraScale+ PCI Express 4c Integrated Block コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。
  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) PCI Express のザイリンクス ソリューション センター

ザイリンクス フォーラム:

テクニカル サポートは、PCI Express ボードを活用してください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。

ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。

ソリューション

サポートされるデバイスは次の場所から確認できます。

  • Vivado ツールで [IP Catalog] をクリックし、IP を右クリックして [Compatible Families] をクリックします。
  • 各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョン Vivado のバージョン
v1.0 (Rev8) 2020.1
v1.0 (Rev6) 2019.2
v1.0 (Rev5) 2019.1
v1.0 (Rev4) 2018.3
v1.0 (Rev3) 2018.2
v1.0 (Rev2) 2018.1
v1.0 (Rev1) 2017.4
v1.0 2017.3

緊急パッチ

次の表は、UltraScale+ PCI Express 4c Integrated Block コアに対する緊急パッチとそのパッチの対象となる Vivado ツールのバージョンをリストしたものです。

アンサー レコード コア バージョン (パッチのインストール後) ツール バージョン
(Xilinx Answer 75334) v1.0 (Rev 75334) 2020.1
(Xilinx Answer 73417) v1.0 (Rev 73417) 2019.2
(Xilinx Answer 71498) v1.0 (Rev 71498)
2018.2

既知の問題および修正された問題

次の表に、Vivado 2017.3 でリリースされた UltraScale+ PCI Express Integrated Block コア v1.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサー タイトル 問題の発生したバージョン 修正バージョン
(Xilinx Answer 75334) 問題の修正を含む緊急パッチ:
  • バグ修正: VU19P デバイスのサポート問題を修正
Vivado 2020.1 未修正
緊急パッチの配布
(Xilinx Answer 73417) 問題の修正を含めた緊急パッチ:
  • PCIe IP で基準クロックが Gen1 レートで 250 MHz に設定されている場合 CPLL をロックできなくなる
Vivado 2019.2 Vivado 2020.1
(Xilinx Answer 71498) RQSEQNUM* 信号の MCP (マルチ サイクル パス) 制約に ES1 パーツがない Vivado 2018.2 Vivado 2018.3
(Xilinx Answer 71375) Refclk が 125 MHz および 250 MHz の Gen1 デザインでリンクがトレインされない Vivado 2018.1 Vivado 2018.2

 

その他の情報

(Xilinx Answer 75490) Vivado 2020.1.1 - GTYCHK-1 および GTYCHK-2 の DRC 違反

 

改訂履歴

  • 2018/08/01 - 初版

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
73417 PCI Express Integrated Block (Vivado 2019.2) - 基準クロックが Gen1 レートで 250 MHz に設定されている場合 CPLL をロックできなくなる N/A N/A
AR# 71399
日付 08/31/2020
ステータス アクティブ
種類 リリース ノート
IP