説明
PCI Express のリンク トレーニング問題を報告する際には、このアンサーにリストされている質問への回答をメッセージに記した上で、サービス リクエストを開いてザイリンクス テクニカル サポートに連絡するか、ザイリンクス PCI Express フォーラムに投稿してください。
これにより、問題のデバッグがすばやく容易になり、有意義な提案が可能になります。リストにある質問のほとんどは、すべてのザイリンクス PCI Express IP に適用されます。
このアンサーは、PCI Express ソリューション センターの一部です。
ソリューション
システム コンフィギュレーション:
- 使用しているボードはザイリンクス開発ボードですか、それともカスタマー ボードですか。ザイリンクス開発ボードの場合、ボード リビジョン ID は何ですか。
- マザーボードの詳細:
- リンク パートナーはスイッチですか、それとも PC ですか。 そのスイッチまたは PC の製造業者はどこですか。どのチップセットを使用していますか。
- エラーは Gen1、Gen2、および/または Gen3 で発生しましたか。
- エラーは RP (ルート ポート) および/または EP (エンドポイント) として発生しましたか。
- FPGA とリンク パートナー間のチャネル、および目的のリンク スピードでのチャネル損失の概算値は何ですか。
- パッシブ ハードウェア (アナライザー用インターポーザー、リタイマー) はパスにありますか。
- ザイリンクス デバイスはシステム/リンク パートナーにどのように接続されていますか (シングル ボードのチップ間、アドイン カード、バックプレーン、ケーブル)。
回帰:
- この問題は前のバージョンの Vivado でも発生しましたか。ほかのリンク幅のコンフィギュレーションでも同様の動作が見られますか。
- Gen1x1 コンフィギュレーションでも試してみましたか。
- これを試すことのできる別のボードはありますか。その場合、このボードでも同じ問題が見られますか。
- 別のマシンでも試しましたか。
クロッキング:
- クロックはロックしましたか。
- クロッキング アーキテクチャは同期ですか、それとも非同期ですか。
- SSC は有効になっていますか。
- 基準クロックに使用している周波数は何ですか。
デザイン インプリメンテーション:
- インプリメンテーション (合成、配線) エラーはありましたか。
- タイミング エラーはありましたか。
- すべての IP 制約をサンプル デザイン XDC ファイルと比較して検証しましたか。
エラー発生時の動作:
- エラーの頻度はどのくらいですか。エラーはすぐに発生しますか、それとも一定期間後 (たとえば 1 時間後) に発生しますか。
- エラーはクリアできますか。その場合、同じエラーが再度表示されますか。
- このエラーは複数のデバイスで見られますか。
- エラーはリセット直後に発生しますか。
- エラーが発生するのは、初めてレートを変更した直後ですか、それとも複数回レートを変更した直後ですか。
- 問題なくレートを変更してからどのくらいでエラーが発生しますか。
- この問題はサンプル デザインでも発生しますか、それともユーザー デザインでのみ発生しますか。
デバッグ機能:
- プロトコル リンク アナライザーは使用しましたか。その場合、プロトコル リンク アナライザーでキャプチャされた内容とその解析結果は何ですか。
- クロック/消費電力/データ ラインをプローブするために使用できる高速オシロスコープはありますか。
- FPGA に対して使用可能なフリーランニング クロック (PCIe 基準クロックとは別のクロックで、PCIe リセットに接続されていない) はありますか。
- オンボード基準クロックの代わりにクリーンなクロックを挿入できますか。
- GUI で JTAG デバッガー機能を有効にして LTSSM グラフをキャプチャしましたか。
- GUI で In-System IBERT 機能を有効にしてアイ スキャンを実行しましたか。
SI デバッグ情報:
- クロック ジッターおよび電力ノイズが仕様範囲内であるかどうかを確認しましたか。
- パワー インテグリティの計測値は何ですか。
- EFCLK ジッターの計測値は何ですか。
- チャネル損失のデータはどのように表示されていますか。
- アイ スキャンのプロットはどのように表示されていますか。
- DFE、LPM、または AutoRxEq はコア コンフィギュレーションで選択されていますか。
改訂履歴: