Spartan-3A アプリケーション ノート

このアプリケーション ノートでは、Platform Flash PROM から Spartan™-3A FPGA をコンフィギュレーションする方法について概説します。 PROM ファイルを生成、プログラムするためのハードウェア要件とソフトウェア フローを含んでいます。

このアプリケーション ノートでは、iMPACT 9.1.01i を使用して Spartan™-3A FPGA の JTAG インターフェイスを通してフェースを通して間接的に SPI シリアル Flash PROM をプログラムする方法を説明します。また、ハードウェアのセットアップ、ファイル生成のソフトウェア フロー、およびプログラミングも含まれています。

このアプリケーション ノートでは、Virtex™-5 および Spartan™-3E FPGA ファミリで導入されたシリアル ペリフェラル インターフェイス (SPI) コンフィギュレーション モードについて説明します。プロトタイプ デザインのザイリンクス ケーブルの ISE™ iMPACT インシステム プログラミング ソリューションを説明します。

このアプリケーション ノートでは、インクリメンタル デザイン フローでのパーティションの使用について説明します。 高論理集積度、タイミング クリティカル パス、またはタイミング クリティカル モジュールをインスタンスしたモジュールをパーティションにデザインすることを推奨します。

このアプリケーション ノートでは、電力分配システムとバイパス キャパシタおよびデカップリング キャパシタについて説明します。 ここでは、電力分配システムのデザインと検証方法が手順ごとに説明されています。 また、最後のセクションでは、その他の電源ノイズ発生の原因とその解決策について説明します。

J Drive プログラミング エンジンは、インシステム コンフィギュレーション (ISC) により IEEE 規格1532 プログラマブル ロジック デバイス (PLD) を迅速に直接プログラミングします。 プログラミング エンジンは、インシステム デバイスをコンフィギュレーションするため、1532 BSDL ファイルのコンフィギュレーション アルゴリズム情報を使用し、1532 データ ファイルのコンフィギュレーション データを IEEE 標準 1149.1 テスト アクセス ポート (TAP) を介して適用します。 Drive 実行ファイル、ソース コード、プログラミングの例はザイリンクス ウェブサイトからダウンロード パッケージで利用可能です。 J Drive プログラミング エンジンは CoolRunner-II、XC9500/XL/XV、Spartan-3 および Virtex-II 以降のシリーズで使用できます。

LVDS や LVPECL などの差動信号は、ビアの過度の使用なしで 4 レイヤ、または 6 レイヤ PCB で簡単に配線するのが難しい場合があります。 このアプリケーション ノートでは、Spartan™-3 ジェネレーション FPGA において、データパスにインバータを含めるだけでビアの過度の使用を避ける方法、PCB の再設計の必要なしに偶発的な PCB トレース スワッピングの修正方法について説明します。

このアプリケーション ノートでは、4 ビット、または 5 ビットの送信データ バス幅で、1/7 ビット レートの転送クロックでラインあたり最大 666 Mbps の動作速度を必要とするアプリケーションの Spartan™-3E デバイスを対象とします。 このタイプのインターフェイスは、フラットパネル ディスプレイやオートモーティブ アプリケーションで多く使用されます。

このアプリケーション ノートでは、ユーザーが最大 4 つのデザイン履歴からマルチプル ブート、またはダイナミックに再コンフィギュレーションできる Platform Flash PROM の特長について説明します。

Spartan-3A/3AN/3A DSP FPGA ファミリは、FPGA のコンフィギュレーション データを保持して、アプリケーション ステートを維持している間、FPGA 消費電力を抑えるサスペンド モードと呼ばれる高度な消費電力管理機能を提供します。 デバイスは、アプリケーションで必要に応じてすばやくサスペンド モードに入ったり、出たりすることができます。

PCI™ ローカル バス仕様は、多くの電源およびリセット要件を定義します。 FPGA インプリメンテーションで考慮すると、これらは長期の信頼性と広い相互運用性のために記述しなければならないいくつかの課題があります。 このアプリケーション ノートでは、Spartan™-3 Generation FPGA を使用する規格に準拠した PCI アプリケーション、および関連する PCI アプリケーションに加えて、関連するその他のザイリンクス FPGA ファミリに適応します。

PCI 仕様は、33 MHz と 66 MHz 動作で使用するため 2 つの I/O タイミング バジェットを定義します。 エンベデッド デザインでは、カスタム タイミング バジェットは以下を可能にします。 • 高価でないデバイスを使用することによってトータル システム費用を削減。 • 仕様で許容されているより高いデータ転送速度を達成 • 追加デバイスやコネクタに対応するためにバスにより多くの負荷を追加 • 新規バスの接続形態に対応するためにバスの物理的な長さを増加。 このアプリケーション ノートで示された情報は、ザイリンクス FPGA デバイスを使用してエンベデッド PCI インプリメンテーションに適応できます。

Virtex™-II アーキテクチャのブロック メモリは、32 ビットまでのデータ バス幅をサポートしています。 セルフ アドレッシング FIFO リファレンス デザインは、ひとつのメモリ位置にデータとアドレス情報の両方を格納するのにこれらのブロック メモリを使用します。 このアプリケーション ノートでは、外部カウンタの必要のない FIFO デザインについて説明します。 フラグとステータス情報のロジックのみ使用されます。 結果としての FIFO は速くありません(約 150MHz)。 ひとつのクロック負荷だけを使用するのに利点があります。

このアプリケーション ノートでは、36 ビット以上のメモリを Virtex™-II および Spartan™-3 アーキテクチャで使用する方法について説明します。 ここで、使用する倍クロック方法は、XAPP228 で解説しているクォッド ポート メモリの場合の方法と類似しています。 メモリは、結果としてデュアル ポートまたはシングル ポートのいずれかで使用されます。

このアプリケーション ノートでは、Spartan™-II および Virtex™ ファミりのデュアル ポート ブロック メモリがいかにクォッド ポート メモリとして使用できるかを説明します。これはおもに半減されたデータ アクセス タイムと 2 倍になった機能性が重要になってきますが、秒ごとのブロック メモリのビット数全体の帯域幅には、変化はありません。

データの回復は受信データ ストリームからエンベッドされたクロック データを抽出できるようにするメカニズムです。通常、レシーバはこの情報を対象データ ストリームから抽出しますが、レシーバのクロックがデータ伝送に使われる場合があります。このアプリケーション ノートに記述された回路には Virtex™-E、-7 デバイス、Spartan™-IIE -6 デバイス、または Spartan-3 -4 デバイスの 160 Mb/s までと、Virtex-II -5 デバイス、または Virtex-II Pro™ -6 デバイスの 420 Mb/s までのデータ レートでのソリューションの一部を提供します。クロックは実際に回復されるのでない、という意味でソリューションは部分的ですが、到達するデータは完全に抽出されます。スピードは、DLL が新しいクロックと 90 度シフトしたもうひとつのクロックの両方

このアプリケーション ノートでは、MIG のデフォルト出力から生成された DDR2-400 (200 MHz クロック) メモリ インターフェイスについて説明します。ザイリンクスは、Spartan-3A スタータ キットで組み立てられた高速のスピード グレード (-5) の Spartan™-3A FPGA でこのインターフェイスを検証しました。また、検証結果は、Spartan-3AN および Spartan-3A DSP FPGA に適用されます。

This application note discusses using the provided Memory Endpoint Test (MET) demonstration driver to exercise the Programmed Input/Output (PIO) design that is delivered with the Endpoint Block Plus Wrapper, Endpoint, and Endpoint PIPE for PCI Express® Xilinx solutions.

XAPP482 は、ソフトウェア コード、ユーザー データ、および不揮発性 Platform Flash PROM でのコンフィギュレーション データを格納してシステム デザインを簡素化し、かつ、コストを削減する MicroBlaze™ システムについて説明します。 ポータブル ハードウェア デザイン、ソフトウェア デザイン、およびインプリメンテーション フローで使用される追加スクリプト ユーティリティを提供します。

高性能な FPGA デバイスを適切に動作させるためには、グランド バウンスを制御する必要があります。特に、PCB レイアウトを行う場合のボード レベルでのインダクタンスの最小化には注意が必要です。このアプリケーション ノートでは、FGPA からの信号を受信するデバイスが、入力のアンダーシュートおよびロジック Low 電圧の要件を満たしているかを確認する計算方法について説明します。

ザイリンクスの高性能 CPLD および FPGA ファミリにははインシステムでのプログラミング、信頼できるピン固定、JTAG バウンダリ スキャン テストなどの機能があります。これらの機能を組み合わせたデザイン設計を行うことによって、デバイスピン配置を維持したままでの大幅な変更が可能になり、PC ボードの再ツールが不要になります。

この資料では、テレコミュニケーション アプリケーション用の Virtex™ および Spartan™ FPGA にインプリメントされたデジタル PLL のデザインの特徴について説明します。PLL 性能とループ安定性は評価されます。

このアプリケーション ノートでは、デザインによる大きな変動の信号を受け取るためのソリューションについて説明します。あるソリューション (および、激しいポジティブ、またはネガティブ オーバーショットの一般的な場合) では、ユーザー I/O ピンはシングルエンド I/O 標準によって構成されますが、差動ピン ペアのユーザー I/O ピン間の寄生リーク電流が発生するかもしれません。このアプリケーション ノートでは、寄生リーク電流の作用について検討します。

このアプリケーション ノートでは、4 ビット、または 5 ビット受信データ バス幅で、1/7 ビット レートのクロックでラインあたり最大 666 Mbps の動作速度を必要とするアプリケーションの Spartan®-3E/3A デバイスを対象とします。このタイプのインターフェイスは、一般的にフラットパネル ディスプレイとオートモーティブ アプリケーションで使用されます。