超低レイテンシ (ULL) の実現に最適化
3ns 未満のトランシーバー レイテンシ*を達成し、高性能かつ確定的な取引の実行が可能
独自アルゴリズムと AI を活用した取引戦略
従来の FPGA 設計手法や、オープンソースの PyTorch 開発フローを使用して、取引システムに低レイテンシの AI モデルを統合できる
多様なフィンテックに対応
アプリケーション
ハードウェア アクセラレーション機能により、アルゴリズム取引、取引前のリスク評価、マーケット情報の提供などのさまざまなアプリケーションを高速化
超低レイテンシ取引に最適化
高速取引の実行
最新の Virtex UltraScale+™ FPGA を搭載した Alveo™ UL3524 は、電子取引向けに構築されています。このデバイスは、世界トップ クラスの取引を実現するために 3ns 未満の超低レイテンシを可能にする革新的なトランシーバー アーキテクチャを採用しており、従来の FPGA 技術より 7 倍優れた性能を提供します**。
独自アルゴリズムと AI を活用した取引戦略
適応性のあるハードウェア
64 個の超低レイテンシ トランシーバー、78 万個の LUT、および 1,680 個の DSP スライスによる計算能力を統合した Alveo UL3254 アクセラレータ カードは、独自の取引アルゴリズムをハードウェアで高速化するために構築されたソリューションです。このカードを使用することで、独自のアルゴリズムを簡単に変更し、進化する戦略や市況に適応させることが可能になります。
Alveo UL3524 アクセラレータ カードは、従来型 FPGA フロー向けの Vivado™ Design Suite で設計可能です。また、AMD はコミュニティで支援されているオープンソースの FINN 開発フレームワークを提供しているため、開発者は低レイテンシの AI モデルを高性能取引システムに簡単に統合して運用できます。
フィンテック アプリケーション
資本市場での競争力向上
プロプライエタリ トレーディング会社、ヘッジ ファンド、マーケット メーカー、証券会社、データ ベンダーは、ULL アルゴリズム取引、取引前のリスク管理、マーケット情報の提供など、さまざまな用途に Alveo™ UL3524 アクセラレータを活用できます。ハードウェア アクセラレーション、FPGA の柔軟性、低レイテンシ ネットワーキングをすべて備えることができるため、あらゆるアプリケーションで高性能かつ確定的な動作を実現できます。
ULL アルゴリズム取引
複雑なアルゴリズム取引からマーケット メーカーのサービスに対応
取引前のリスク管理
取引前のリスク評価や規制遵守の確認を超低レイテンシで実行
マーケット情報の提供
証券会社や取引所にリアルタイムのマーケット情報を提供
リソース
Alveo UL3524 の詳細および関連資料は、GitHub で提供しています。既知の問題に関する最新情報は、マスター アンサー レコードを参照してください。
設計開始
Alveo UL3524 アクセラレータは、Vivado™ Design Suite を使用する従来の RTL 開発フローでサポートされています。レイテンシや性能を評価するためのリファレンス デザイン、その他のカード機能を検証するためのサンプル デザインを GitHub リポジトリで提供しています。
特定の Virtex™ UltraScale+ デバイスを利用するにはライセンスが必要になります。Alveo UL3524 ラウンジへのアクセスをリクエストすることで、必要なライセンスと資料を取得できます。
サーバーに対応
柔軟な運用
Alveo UL3524 アクセラレータ カードは、1U、2U、および 4U で運用でき、さまざまなサーバー ラックの種類および形状要件に適応できます。
現在、Alveo UL3524 アクセラレータ カード向けのカスタム冷却システムを搭載した 1U の Hypertec Orion HF X410R-G6 高周波数サーバーが提供されています。詳細については、こちらからお問い合わせください。
お問い合わせ
製品のお問い合わせ
Alveo™ UL3524 は量産品として提供されており、現在すでに出荷を開始しております。製品に関するご質問、価格、リード タイムについては、お問い合わせください。
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* 2023 年 8 月 16 日に AMD Performance Labs が実施したテスト結果に基づいています。このテストでは、Vivado Design Suite 2023.1 と Vivado Lab (ハードウェア マネージャー) 2023.1 を使用して Alveo UL3524 アクセラレータ カードを実行しました。使用した GTF レイテンシ ベンチマーク デザインは、内部で近端ループバック モードの GTF トランシーバーを有効にするように構成されています。GTF の TX クロックと RX クロックは、位相が 180 度シフトしており、約 644 MHz の同じ周波数で動作します。GTF レイテンシ ベンチマーク デザインは、単一のフリーランニング カウンターの値をラッチしてハードウェアのレイテンシを測定します。TX データが GTF トランシーバーでラッチされた時点と、FPGA ファブリックにルーティング バックされる前に TX データが GTF レシーバーでラッチされた時点の差がレイテンシとして測定されます。レイテンシ測定値には、プロトコルのオーバーヘッド、プロトコル フレーミング、プログラマブル ロジック (PL) のレイテンシ、TX PL インターフェイスのセットアップ時間、RX PL インターフェイスの clock-to-out 時間、パッケージ フライト時間など、その他のレイテンシは含まれません。ベンチマーク テストは 1000 回実行され、各テストで 250 フレームを処理しています。測定結果は、「RAW モード」の GTF トランシーバー動作に基づいたものです。つまりトランシーバーの PCS (physical medium attachment) がそのままのデータを FPGA ファブリックに送信します。この設定で実行されるレイテンシ測定は、すべてのテストで一貫しています。異なる設定を使用した場合には、結果が異なる可能性があります。ALV-10
** Virtex UltraScale+ GTY トランシーバーと超低レイテンシ GTF トランシーバーのシミュレーション比較に基づいた結果です。