Vitis™ の新機能

2021.1

Vitis ソフトウェア プラットフォーム 2021.1 リリースのハイライト

  • ザイリンクス Kria SOM (システム オン モジュール) KV260 ビジョン AI スターター キットをサポート。ML (DPU 推論エンジン) + X (RTL カーネルと Vitis HLS ベースのコンピューター ビジョン カーネル) のための完全 Vitis フロー。詳細はこちら >
  • CPU/GPU より優れた FPGA や Versal ACAP 用の C/C++ Vision、DSP、Graph (Louvain Modularity)、Codec による画像処理、圧縮 (GZIP、Facebook ZSTD、ZLIB whole application acceleration) のパフォーマンス最適化ライブラリを多数サポート。
  • Vitis™ コア開発キットでは、Versal ACAP デバイスを使用するデザイン フローを改善: AI エンジン デザインのトレース レポート視覚化を改善、GMIO を使用する AI エンジン イベント トレース、インクリメンタル リコンパイル、新しいブート イメージ ウィザード、暗号化された AI エンジンのソース ファイルをサポート。
  • 新しい Vitis Model Composer ツールは、 MathWorks MATALB および Simulink® 環境内でデザインを試行して検証でき、AI エンジンやプログラマブル ロジックなどのブロックの協調シミュレーション、コード生成、テストベンチの作成が可能。  詳細はこちら >
  • 特定のフェーズやレポートにすばやくアクセスできる新しい Vitis HLS Flow Navigator の GUI。合成、解析、デバッグの各ビューを一般的なデフォルト コンテキストに統合。

Vitis 最新情報 (カテゴリ別)

以下の各セクションを展開して Vitis 2021.1 の新機能と拡張機能の詳細を確認してください。サポートされているプラットフォーム、動作の変更、既知の問題については、Vitis 2021.1 リリース ノートのアプリケーション アクセラレーション フローおよびエンベデッド ソフトウェア開発フローを参照してください。

注記: Vitis アクセラレーション ライブラリは、個別にダウンロードして入手します。これらは、GitHub からダウンロードできますが、Vitis IDE 内で直接ダウンロードも可能です。

  • AIE DSP
    • DSP ライブラリが Vitis アクセラレーション ライブラリ セットの一部として Github で公開されています。
    • DSP ライブラリには、多くの高度な信号処理アプリケーションで使用される、一般的なパラメーター指定可能な DSP 関数が含まれています。現在、これらの関数はすべて、ストリーミング インターフェイス対応のウィンドウ インターフェイスをサポートしています。
      • FIR フィルター

        機能

        Namespace

        シングル レート、非対称

        dsplib::fir::sr_asym::fir_sr_asym_graph

        シングル レート、非対称

        dsplib::fir::sr_sym::fir_sr_sym_graph

        補間非対称

        dsplib::fir::interpolate_asym::fir_interpolate_asym_graph

        デシメーション、ハーフバンド

        dsplib::fir::decimate_hb::fir_decimate_hb_graph

        補間、ハーフバンド

        dsplib::fir::interpolate_hb::fir_interpolate_hb_graph

        デシメーション、非対称

        dsplib::fir::decimate_asym::fir_decimate_asym_graph

        補間、分数、非対称

        dsplib::fir::interpolate_fract_asym:: fir_interpolate_fract_asym_graph

        デシメーション、対称

        dsplib::fir::decimate_sym::fir_decimate_sym_graph

         

      • FFT/iFFT - この DSP ライブラリには、FFT/iFFT ソリューションが 1 つ含まれています。シングル チャンネル、シングル カーネルの DIT (Decimation in Time) であり、ポイント サイズ、複雑なデータ型、カスケード長、FFT/iFFT 関数を指定できます。

        機能

        Namespace

        シングル チャネル FFT/iFFT

        dsplib::fft::fft_ifft_dit_1ch_graph

      • 行列乗算 (GeMM) - この DSP ライブラリには、Matrix Multiply/GEMM (GEneral Matrix Multiply) ソリューションが 1 つ含まれています。2 つの行列 A と B の行列乗算をサポートするもので、派生した出力データ型を生成する入力データ型を指定できます。

        機能

        Namespace

        Matrix Mult / GeMM

        dsplib::blas::matrix_mult::matrix_mult_graph
      • ウィジェット ユーティリティ - これらのウィジェットは、DSP ライブラリ関数への入力に関するウィンドウとストリームの変換、DSP ライブラリ関数の出力に関するストリームとウィンドウの変換をサポートします。(実数と複素数のデータ型変換のために追加されたウィジェット)。

        機能

        Namespace

        ストリームからウィンドウ/ウィンドウからストリーム

        dsplib::widget::api_cast::widget_api_cast_graph

        実数から複素数/複素数から実数

        dsplib:widget::real2complex::widget_real2complex_graph
      • Vitis Model Composer では DSP ライブラリ関数をサポートしているため、ユーザーはこれらの関数を Matlab/Simulink 環境にプラグインするだけで、簡単に AI エンジン DSP ライブラリを評価したり、AI エンジン ADF グラフを開発できます。
  • Vitis HPC ライブラリのリリースでは、FPGA ベース HPC アプリケーション向けに HLS プリミティブ、ビルド済みカーネル、ソフトウェア API を提供しています。これらのアプリケーションを次に示します。

    • 2D Acoustic RTM (Reverse Time Migration) FDTD (Finite Difference Time Domain) アルゴリズム (フォワード カーネルとバックワード カーネルを含む)

    • 3D Acoustic RTM (Reverse Time Migration) FDTD (Finite Difference Time Domain) アルゴリズム (フォワード カーネルを含む)

    • MLP (多層パーセプトロン) コンポーネント: 活性化関数と完全接続ネットワーク カーネル

    • 密行列と疎行列の両方に対応する PCG (Preconditioned Conjugate Gradient) ソルバー

  • 最初のリリースに含まれる AI エンジン向けビジョン関数
  • 利用できる関数

    • Filter2D

    • absdiff

    • accumulate

    • accumulate_weighted

    • addweighted

    • blobFromImage

    • colorconversion

    • convertscaleabs

    • erode

    • gaincontrol

    • gaussian

    • laplacian

    • pixelwise_mul

    • threshold

    • zero

  • xfcvDataMovers: 高解像度画像のタイリングを容易にし、AI エンジン コアのローカル メモリに転送するためのユーティリティ データ ムーバーです。次の 2 つの方法があります。

    • PL カーネルを使用: 追加で PL リソースを使用する必要がありますが、高スループットを実現できます。
    • GMIO を使用: PL カーネルを使用する場合よりスループットは低下しますが、Versal NOC (Network on Chip) を使用するため、PL リソースは不要です。
  • 新しいプログラマブル ロジック (PL) の機能と特長
  • ISP パイプラインと機能:
    • 2020.2 Non-HDR パイプラインが改善
      • 動作中に一部の ISP パラメーターを変更可能です: 赤色/青色チャネルのゲイン パラメーター、AWB の有効/無効オプション、R/G/B のガンマ テーブル、AWB 正規化のために最小/最大を計算するためのピクセル値 (%pixels)。
      • ガンマ補正と色空間変換 (RGB2YUYV) がパイプラインの一部となっています。
    • 新しい 2021.1 HDR パイプライン: 2020.2 パイプライン + HDR サポート
      • 短時間露光フレームと長時間露光フレームのデジタル オーバーラップを使用するセンサーに対応する二重露光の HDR マージ。
        • 4 つの Bayer パターンをサポート: RGGB、BGGR、GRBG、GBRB
      • HDR マージ + isp パイプライン (ランタイム コンフィギュレーション オプション付き)。RGB 出力を返します。
      • 抽出機能: HDR 抽出機能は前処理機能であり、入力としてデジタル オーバーラップ ストリームを 1 つ受け取り、出力露出フレーム (SEF、LEF) を 2 つ返します。
    • 3DLUT: 色相、彩度、輝度などの複雑な色演算子を制御するための入出力マッピングを提供します。
    • CLAHE: Contrast Limited Adaptive Histogram Equalization は、適応型ヒストグラム均等化を行う際にコントラストを制限することで、ほぼ一定の領域でコントラストを過剰に増幅しないようにする手法です。これにより、ノイズの問題も軽減されます。
  • 反転: 水平/垂直方向に画像を反転させることができます。
  • カスタム CCA: 果物の欠陥を検出するための、カスタム バージョンの連結成分分析アルゴリズムです。果物の欠陥部分の計算とは別に、欠陥ピクセルと果物全体のピクセルを計算します。
  • Canny の改善: Canny 関数が任意の画像解像度に対応するようになりました。

ライブラリ関連の変更点

  • すべてのテストが OpenCV 3.4.2 の使用から OpenCV 4.4 の使用に対応できるようにアップグレードされました。
  • Versal エッジ シリーズ (VCK190) のサポートが追加されました。
  • ベンチマーキング セクションが更新され、リリースされたパイプライン/関数のベンチマーキング コラテラルが含まれています。
  • 2021.1 リリースでは、Two-Gram テキスト分析を提供:

    • TGP (Two Gram Predicate) は、2 文字で転置インデックスを用いた検索を実行します。転置インデックスが確立されているデータセットでは、転置インデックスの各レコードの中から一致する ID を見つけることができます。

  • コミュニティの検出: Louvain Modularity
  • 2-Hop 検索
  • L2 カーネルによる倍精度 SpMV (疎行列ベクトル積) の実装が追加されています。
  • 2021.1 リリースでは、GQE で次の機能をアーリー アクセス サポートとして対応しています。

    • 64 ビット結合: gqeJoin カーネルとそれに付随する gqePart カーネルが 64 ビットのキーとペイロードに拡張され、より大規模なデータをサポートできるようになりました。

    • 初期ブルームフィルター サポート: gqeJoin カーネルには、ブルームフィルター プロービングを実行するモードがあります。これにより、初期段階でのデータサイズの最小化が重要になる特定のマルチノード フローを効率化します。

    • 現在、これらの機能は L3 の純粋なソフトウェア API として提供されています。対応する L3 テストケースをご確認ください。

  • GZIP マルチコア圧縮:
    • 新しい GZIP Multi-Core Compress Streaming Accelerator は、純粋なるストリームのみのソリューション (フリーランニング カーネル) であり、4KB、8KB、16KB、32KB の異なるブロック サイズをサポートする豊富なバリエーションを備えています。
  • Facebook ZSTD 圧縮コア:
    • ブロックサイズが 32KB の新しい Facebook ZSTD シングルコア圧縮アクセラレータです。より高いスループットを達成できるマルチコア ZSTD 圧縮を現在開発中です。
  • GZIP 低レイテンシ解凍:
    • 新バージョンの GZIP 解凍は、各ブロックのレイテンシが改善され、リソース使用率を削減でき (LUT は 35% 減、BRAM は 83% 減)、FMax が向上しています。
  • ZLIB アプリケーション全体を高速化 (U50 を使用):
    • U50 プラットフォーム向けの L3 GZIP ソリューションであり、6 つの圧縮コアを搭載し、PCIe 帯域幅を最大限に活用します。CPU libz.so ライブラリを高速化するための効率的な GZIP SW ソリューションが提供されているため、再コンパイルすることなく、エンドカスタマー ソフトウェアとのシームレスな API レベルの統合が可能になります。
  • Versal プラットフォームをサポート
 
  • AIE サポートが追加されています - 上記を参照してください。
  • 2021.1 リリースで提供するサポート: BLS 向けの * RIPEMD160 * イニシャル サポート (未完成)
  • 2021.1 リリースでは、Data-Mover がこのライブラリに追加されています。この機能は、その他の C++ ベース API とは異なり、HLS ベースのカーネル設計の経験が少ない方を対象としており、ストリームベースのデザインを検証することをサポートします。Data-Mover は、実際にカーネル ソース コードを生成する機能があり、AIE デバイスのようなデザインを駆動したり検証したりするための一般的なヘルパー カーネルの一覧を作成します。
  • QoR メトリクスを作成 (Vitis QoR Generation API)
    • アプリケーション カーネルのサイクル
    • ストール サイクル (VCD ファイルから計算)
    • ラッパーでのオーバーヘッド サイクルを計測 (カーネル本体以外の機能にかかる時間)
    • スループット
  • 3 段階の最適化機能 XLOPT=0、1 (デフォルト)、2
  • xlopt=2 の新機能:
    • ループ フュージョン、単一反復の外側ループ平坦化、ループ ピーリング ヒューリスティックの強化
  • 「__restrict」 の使用法を分析してガイダンスを提供する
  • インクリメンタル リコンパイル: グラフが変わらない場合に、変更されたカーネルのみを再コンパイルする
  • パケット交換式データ → 最大 32 分割 (従来は、最大 4 分割)
  • 新しい DMA FIFO ロケーション制約 (リリース間のマッパー/ルーターの変更による性能への影響はない)
  • 新しいコンパイルの制約条件としてマッピング ソリューションを使用: 性能に影響を与えるマッピングの変更を回避するため
  • x86sim の機能サポートを aiesim レベルにする
  • ADF グラフにおける PL カーネルの非推奨を開始 (2021.2 で非推奨を完了)
  • 特定のフェーズやレポートにすばやくアクセスできる Flow Navigator GUI
  • BIND_OP および BIND_STORAGE ディレクティブ用の新しい合成レポート セクション
  • 合成後の新しいテキスト レポートには、GUI 合成レポートに提供される情報が反映される
  • IP エクスポートや Vivado インプリメンテーション run のウィジェットが新しくなり、設定ファイルや制約ファイルを Vivado へ渡すオプションが追加されている
  • 関数やループを可視化するための新しい関数呼び出しグラフ ビューアーでは、II、レイテンシ、DSP/BRAM の使用率をオプションのヒートマップでハイライトできる
  • DSP ブロックのネイティブ浮動小数点演算用に Versal タイミング キャリブレーションと新しい制御機能 (config_op の -precision オプション)
  • Vitis HLS 移行ガイド (旧 UG1391) が UG1399 の第 1 章に含まれる
  • ユーザー ガイド (UG1399 およびウェブ) に新しい設計手法のセクションが追加
  • 代替のフラッシュ可能なパイプライン オプションが改善 (フリーランニング パイプライン、通称 「frp」)。
  • Vitis では、最上位ポート ポインターを、グローバル メモリではなく、axi-lite アダプターにマッピング可能になる
  • aggregate 指示子は、最大限のパッキングを行うための 「-compact bit」 オプションを提供する
  • オプションのアンケートを使用して、[ヘルプ] メニューに [Leave Feedback] の項目を追加
  • 一部の Linux システムで [Man Pages] タブに情報が表示されないというバグを修正
  • Vitis では、m_axi インターフェイスの再形成を hls::vector 型で実行する必要がある
  • s_axilite および m_axi データ ストレージ用のカスタマイズ オプション (「auto」、「uram」、「bram」、「lutram」) を使用して、デザイン内の RAM 使用率を微調整できる
  • Vitis では、カーネル用に継続的に動作する新モードをサポート (つまり、終わらない)
  • セカンダリ クロック オプションの axi_lite が再び利用可能に
  • Vivado IP Packager で RTL カーネル パッケージング機能のサポートが強化。
    • 製品化および一般リリースされた機能であり、適切な手法と資料を提供している
    • デフォルトで XRT がカーネルを制御

  • 入力として暗号化された AIE ソース ファイルをサポートする

    • AIE コンパイラは暗号化された AIE ソース ファイルを受け入れることができ、残りのフローは v++ で対応

  • Versal デバイス用に Create Boot Image ウィザードのサポートを追加
  • AI エンジンのプログラミングおよびデバッグにおけるいくつかの改善点
    • マイクロコード ラベルのオン/オフが可能
    • ソースコードとマイクロコード間の静的なクロスプロービング
    • マイクロコードの全体表示
    • パイプライン ビューで情報が更新されるたびに、最後の PC を可視エリアに移動
    • パイプライン ビューでのインストラクション データの整列
    • [Disassembly] ビューに単一命令モードのアクションを追加
  • プラットフォーム プロジェクト用のデフォルト BIF ファイルを生成できる
  • SD および eMMC 用の Program Flash に Raw モード サポートが追加
  • AI エンジン開発フローにインコンテクストのヘルプ メッセージが追加
  • GCC ツールチェーンのバージョンを 10.2 にアップグレード
  • ユーザーは、Python/C++ などの外部プロセスを使用して、AXI-MM マスター/スレーブをエミュレートできます。これにより、ユーザーは AXI マスターや VIP の開発にリソースを費やすことなく、AXI マスター/スレーブをすばやく設計してデザインをエミュレートできるようになります。AXI-MM プロセス間通信 (IPC) は、2 つの FPGA 間の Chip to Chip 接続をエミュレートするのにも役立ちます。
  • VCS 用 Versal モデルのコンパイルが可能
  • プラットフォーム開発者は、スタンドアロン アプリケーションを使用してプラットフォーム上でハードウェア エミュレーションを実行できるため、初期段階でプラットフォームをテストできます。
  • ユーザー レンジ プロファイリング情報とユーザー イベント情報がプロファイル サマリ レポートに集約。
  • Vitis Analyzer でクリティカルなタイミング パスを表示。

    • Vitis Analyzer では、Vivado プロジェクトやネットリストを開かなくても、Vivado GUI タイミング レポートの簡易版を表示できます。

  • Vitis Analyzer の複数ストラテジ サポート

    • 複数のストラテジを実行した結果は、Vitis Analyzer で可視化されます。

  • プロファイリングとデバッグ用の新しい xrt.ini スイッチ
  • 大規模アプリケーションのメモリおよび読み込み時間を削減

    • 新しいプロファイル ツールは、少ないリソースで大規模な csv ファイルを処理できるため、読み込み時間が短縮し、クラッシュの問題も回避できます。

  • PL 連続トレース オフロード機能の改善

    • トレースデータを格納するメモリ リソースとして DDR または HBM を使用

    • 大容量データの負荷軽減をサポートする循環バッファー

    • トレース バッファーのサイズとオフロードの間隔は、xrt.ini で設定可能

  • AIE デザインのトレース レポート可視化機能が改善

    • すべての AIE 入力が表示される (ウィンドウ、ストリーム、カスケード ストリームなど)。

    • すべての IO データ型をサポート

  • 安定したネイティブ XRT API であり、C++ API を使用して AIE グラフの制御と実行、ソフトウェア エミュレーション、トレーシングが可能になります。
  • XRT の新しいヘルパー API は、OpenCL API から $XILINX_XRT/include/CL/cl2xrt.hpp の XRT ネイティブ API への移行をサポートします。
  • XRT の新しい API xrt::device.get_info() を使用して、デバイスのプロパティを抽出できます。
  • 大幅に改良された次世代型の xbutil および xbmgmt ユーティリティがデフォルトになりました。
  • xbutil では、電源の状態をレポートできます。
  • xbmgmt では、ランタイム クロックのスケーリングをサポートし、ボードやサーバーを保護するために消費電力しきい値を設定できます。
  • sysfs、xbmgmt、xbutil では、Alveo ボードの MAC アドレスをレポートできます。
  • xocl の KDS Scheduler がリファクタリングされ、複数デバイスの複数演算ユニットを同時に実行する多数のプロセスのスループットが大幅に向上します。レガシ シェルでは、スループットがわずかに低下する可能性があります。詳細は AR を参照してください。
  • debugfs /sys/kernel/debug/xclmgmt/ and /sys/kernel/debug/xocl/ による XRT ドライバーのデバッグ トレース

Alveo アクセラレータ カード向けの最新 Vitis ターゲット プラットフォームに関する情報は、japan.xilinx.com/alveo を参照してください。使用を検討しているアクセラレータ カードの 「設計開始」 セクションをご覧ください。

Vitis ターゲット プラットフォームの最新リリース情報は、 UG1120 - 『Alveo データセンター アクセラレータ カード プラットフォーム ユーザー ガイド』 を参照してください。

新しいプラットフォーム

  • Alveo U200 Gen3x16 XDMA 1RP
    • 名称: xilinx_u200_gen3x16_xdma_1_202110_1
    • 機能: スレーブ ブリッジ、P2P、GT カーネル、DDR セルフリフレッシュ
  • Alveo U50 Gen3x16 noDMA 1RP 
    • 名称: xilinx_u50_gen3x16_nodma_1_202110_1
    • 機能: スレーブ ブリッジ、P2P、GT カーネル、クロック スロットル
  • VCK190 ベース プラットフォームでは、DDR と LPDDR に ECC 機能が付いているため制約が簡潔になる。
  • MPSoC ベース プラットフォームでは、CMA のサイズが 1536M に増加。すべての Vitis AI モデルは、この CMA サイズに対応可能。
  • エンベデッド プラットフォームの構築フローが簡素化: Device Tree Generator による ZOCL ノードの自動生成。XSCT で BIF ファイルを生成可能。ベース プラットフォームのソース ファイルが削減。
  • Kubernetes(K8s) クラスターのサポート: ザイリンクス FPGA リソース マネージャー (XRM) で Kubernetes がサポートされました。これにより、1 つのサーバーに接続された複数の Alveo アクセラレータ カードのさまざまな計算ユニット (CU) を実行/管理できる、Alveo カードを使用して複数のサーバーにアプリケーションを拡張できます。
  • 包括的な制約エディターを使用して、Vitis Model Composer で AI エンジン カーネルのあらゆる制約を指定できる。生成された ADF グラフに、これらの制約が含まれる。
  • ライブラリ ブラウザーへ AI エンジン FFT ブロックと IFFT ブロックを追加。
  • ライブラリ ブラウザーのさまざまな AI エンジン FIR ブロックを利用できる。
  • FIR フィルターの入力ポートを使用して、フィルター係数を指定できる。
  • 2 つの新しいユーティリティ ブロック (RTP Source と To Variable Size) を追加。
  • 機能強化された AIE カーネル インポート ブロックは、テンプレート化された AI エンジン機能のインポートにも対応。
  • Hub ブロックで、AI エンジン デザイン用ザイリンクス プラットフォームを指定できる。
  • Hub ブロックからは、AIE シミュレーション実行後にいつでも Vitis Analyzer を再実行できる。
  • Simulink Data Inspector を使用して、サイクルの概算出力を可視化して、各出力の推定スループットを確認できる。
  • グラフ ヘッダー ファイルのみを使用してグラフをブロックとして取り込む際の操作性が向上。
  • キャンセル ボタンが付いて進捗状況バーが刷新。
  • MATLAB の作業ディレクトリとモデルのディレクトリが異なる場合に、AI エンジン カーネルのインポートやデザインのシミュレーションを行う際の操作性が向上。
  • 新しい TX チェーン 200MHz の例。
  • HLS、HDL、AI エンジン ブロックを使用するデザインを紹介する新しい 2D-FFT の例。
  • SSR FIR (10 倍以上) および SSRFFT のシミュレーション速度が向上
  • RAM や FIFO などのメモリ ブロックのシミュレーション速度が向上
  • ブラック ボックス インポート フローで Questa Simulator が VHDL 2008 に対応
  • Vitis Model Composer には、ザイリンクスの System Generator for DSP の機能がすべて含まれている。System Generator for DSP を使用していたユーザーは、今後 Vitis Model Composer を使用して開発を続けることができる。
  • MATLAB サポート - R2020a、R2020b、R2021a

 

2020.2

Vitis ソフトウェア プラットフォーム 2020.2 リリースのハイライト

  • Vitis 2020.2 は、Versal ACAP プラットフォームをターゲットとするアプリケーションの高速化とエンベデッド ソフトウェア開発をサポート
  • Vitis コア開発キットには、Versal AI エンジン用の C/C++ アプリケーションをコンパイルするための AI エンジン コンパイラが含まれる。Versal AI コア シリーズの AI エンジンは演算負荷の高いアプリケーション向けのベクトル プロセッサである
  • Vitis HLS は、高速化されたカーネルのコンパイル (Vitis) と C/C++ から RTL IP を作成するフロー (Vivado) の両方をデフォルトでサポート
  • 性能に最適化された 13 のライブラリで 600 個以上の FPGA アクセラレーション関数を提供。2020.2 では高性能コンピューティング アプリケーションの高速化をサポートする新しい Vitis HPC ライブラリが導入され、既存のデータ分析、グラフ、BLAS、スパース、セキュリティ、およびデータベース ライブラリも強化および拡張されている
  • 最終的な FPGA バイナリを作成および改善するために複数のインプリメンテーション ストラテジを実行して評価できる。また、Vitis アプリケーション内で簡単に RTL カーネルを統合できる
  • その他の改善点には、AI エンジン アプリケーションのプロファイリング サポート、Vitis プロジェクトの Git バージョン管理、Vitis アナライザー内での Vitis AI プロファイラー データの統合、エミュレーション モードの機能強化などが含まれる。 詳細はこちら >
  • MATLAB® および Simulink® アドオン: ザイリンクスの Model Composer と System Generator for DSP を統合。AI エンジンは、MATLAB および Simulink にアドオンできる新しいドメイン
    詳細はこちら >

Vitis 最新情報 (カテゴリ別)

以下の各セクションを展開して Vitis 2020.2 の新機能と拡張機能の詳細を確認してください。サポートされているプラットフォーム、動作の変更、既知の問題については、Vitis 2020.2 リリース ノートのアプリケーション アクセラレーション フローおよびエンベデッド ソフトウェア開発フローを参照してください。

注記: Vitis アクセラレーション ライブラリは、個別にダウンロードして入手します。これらは、GitHub からダウンロードできますが、Vitis IDE 内で直接ダウンロードも可能です。

  • HPC ワークロード向けの FPGA アクセラレーション ライブラリ。最初のリリースは、地震探査と地球物理学シミュレーションのユースケースにフォーカスしています。
    • RTM (リバース タイム マイグレーション) – 地下構造を正確に表現するための地震画像技術
    • 高精度 MLP (多層パーセプトロン) - 反射法地震探査データ (Seismic Inversion) を使用して地下の特性を再構築する
  • HPC アプリケーションで最も必要となる単精度浮動小数点データ型 (FP32) に最適化済み
  • ライブラリ v1 では、以下を提供:
    • L1 Stencil プリミティブ、L1 MLP 活性化関数 (Sigmoid、Relu、Prelu など)
    • L2 2D RTM フォワード カーネル、2D RTM バックワード カーネル、3D RTM フォワード カーネル
    • ショットの並列処理をサポートする L32D RTM API

新しい機能と特長

  • 2020.2 ISP パイプライン サンプル デザインが最大 16 ビットのピクセル深度をサポート
  • ローカル トーン マッピング
  • 自動露出補正
  • 量子化/ディザリング
  • 色補正マトリクス
  • 黒レベル補正
  • レンズ シェーディング補正
  • ブルート フォース特徴マッチング
  • モード フィルター
  • blobFromImage
  • ラプラス作用素
  • 距離変換

ライブラリ インフラストラクチャとその他の改善点

  • すべてのライブラリ関数は Alveo U50 プラットフォームをサポート
  • GUI ではエッジとデータセンター プラットフォームの両方をサポート
  • 色変換: RGBX または 4 番目のチャネルをサポート
  • データ コンバーターでライン ストライドをサポート
  • xf_axi_sdata.hpp を削除。Axiconverter 関数は、代わりに HLS ap_axi_sdata.h ファイルを使用。

ザイリンクス アプリ ストア

Xilinx App Store では、Vitis ビジョン ライブラリを使用して開発された次に示す FPGA アクセラレーション アプリケーションをコンテナーとして提供しています。Nimbix クラウドやオンプレミスで Alveo アクセラレータ カードを使用して簡単に評価/運用可能です。

  • Vitis AI ライブラリの ML 推論エンジンと Vitis ビジョン ライブラリの前処理関数を使用した画像分類: 詳細はこちら >
  • イメージ センサー プロセッシング (ISP) パイプライン: 詳細はこちら >
  • ステレオ ブロック マッチング: 詳細はこちら >
  • テキスト処理 API. 主要な API を 2 つ含む - 正規表現マッチと geo-IP ルックアップ。正規表現マッチの API は、ログなどの非構造化データからコンテンツを抽出するために使用できますが、geo-IP ルックアップは、IP アドレスによる地理的位置情報を付けるために、ウェブのログを処理する際によく使用されます。バッチの Apache HTTP サーバー ログを JSON ファイルに変換するデモ ツールがライブラリに付属されます。
  • インメモリ データの抽象化のための DataFrame API: DataFrame は、データ分析ドメインにおけるインメモリ データの抽象化に一般的に使用されています。データ分析カーネル開発者は、DataFrame のライト/リード API を使用して、一時データを格納したり、Apache Arrow DataFrame を使用してオープンソース ソフトウェアと簡単に通信できます。
  • ツリー アンサンブル メソッド: ランダム フォレストに回帰が含まれて拡張されています。ブースティング法に基づく勾配ブースティング決定木が追加され、分類と回帰の両方をサポートします。また、損失関数と正則化の二階微分値を活用するために、分類と回帰での XGBoost サポートも含まれます。
  • 単一ソース最短パス API (singleSourceShortestPath): 2020.2 バージョンでは、Alveo U50 プラットフォームをサポートし、最短パス情報用の新しい出力 「pred32」を提供します。
  • ページ ランク API:2020.2 バージョンでは、Alveo U50 プラットフォームをサポートし、2 つの API を含んでいます (いずれも 「pageRankTop」 という名前)。1 つは単一のメモリ チャネルを利用し、もう一方はマルチバンク メモリを利用します。 
  • 類似性 API: さまざまなアプリケーションに対応するための 3 つの新しい API があります (密グラフ アプリケーション用のdenseSimilarityKernel、疎グラフ アプリケーション用の sparseSimilarityKernel、単一カーネルで両方のアプリケーションに対応できる generalSimilarityKernel)。
  • 次の API は AlveoU50 プラットフォームをサポートします。
    • 幅優先探索 (BFS) API
    • 度の計算 API (calcuDegree)
    • 接続されたコンポーネント API (connectedComponents)
    • CSC to CSR 変換 API (convertCsrCsc)
    • ラベル伝搬 API (labelPropagation)
    • 強く接続されたコンポーネント API (stronglyConnectedComponents)
    • トライアングル カウント API (triangleCount)
  • 新しい L2 GEMM カーネル
  • FP32 データ型の場合、L3 GEMM の性能が 280 GFLOPS から 340 GFLOPS に向上
  • Alveo U280 アクセラレータ カードで 16 HBM チャネル サポートを利用する FP32 L2 CSCMV カーネル (圧縮列格納方式 (CSC) の SpMV) を導入しています。
  • 2020.2 リリースでは、General Query Engine (GQE) カーネル デザインに大きな変更が加えられて機能が強化されました。また、JOIN や GROUP-BY AGGREGATE 用の新しいレベル 3 API が提供されています。
    • 入力バッファーとしての列: GQE カーネルは、各列を入力バッファーとして扱い、ホスト コードでのデータ管理を簡潔にします。さらに、ホスト側に複数バッファーを割り当てると、特にサーバーに大きな負荷がかかっている場合には、物理的に大容量メモリを隣接して割り当てる場合よりも、メモリ不足の問題が軽減されます。
    • コンフィギュレーション ビットを生成するためのコマンド クラス: L2 レイヤーは、GQE カーネルのコンフィギュレーション ビットを生成するためのコマンド クラスを提供します。開発者は GQE パイプラインでの機能を有効化/無効化にするためにビットマップ テーブルでビット トグルを理解する必要がなくなりました。したがって、ホスト コードは安定し、エラーが発生しにくくなります。
    • 新しいレベル 3 API: JOIN および GROUP-BY AGGREGATE 用として試験的に導入された新しい L3 API は、GQE で対応できる問題のサイズを拡大することを目的としています。これらはハッシュに基づいてテーブルをいくつかに分け、スケジュールどおりに GQE カーネルを複数回呼び出します。実行ストラテジは実行とは異なるため、データベースの専門家は OpenCL を操作することなく、テーブルの統計情報に従って実行を微調整できます。
  • Alveo U50 を使用する LIBZ ライブラリを高速化
    • libz 標準 API でシームレスなアクセラレーション: deflate、compress2uncompress
    • すぐに使える libz.so ライブラリで、コードを変更しなくてもホスト コードを簡単に高速化
    • xzlib スタンドアロン実行ファイルで、gzip/zlib フォーマットの圧縮/解凍に対応
  • ZSTD 解凍: Facebook エンジニアが開発した ZSTD アルゴリズムを利用する新しい実装
  • Snappy デュアル コア カーネル: Google のデュアル コア解凍アルゴリズム Snappy を利用する新しい実装で、シングル ファイルの解凍スループットが 2 倍向上。
  • GZIP 圧縮カーネル: 新しい GZIP クワッド コア圧縮カーネル (ビルトイン、LZ77、TreeGen、ハフマン符号化) の実装。全体的なリソース使用率を 20% 以上削減し、DDR 帯域幅要件を 50% 削減できる。
  • GZIP 圧縮ストリーミング カーネル: 規格に完全準拠の GZIP (ヘッダー/フッターを含む) の実装が可能 (ストリーミング フリーランニング カーネル)。
  • Alveo U50 を使用する GZIP/ZLIB L3 アプリケーション: Alveo U50 (HBM) および Alveo U250 カード向けに最適化された L3API として使用できる GZIP/ZLIB アプリケーション。単一 FPGA のバイナリ (xclbin) は、圧縮/解凍で zlibgzip の両方のフォーマットに対応。
  • Alveo U50 で利用可能: Alveo U50 プラットフォームで使えるように移植されたライブラリ関数 (LZ4、Snappy、GZIP、ZLIB)。
  • 低レイテンシの GZIP/ZLIB 解凍: 4KB/8KB/16KB ブロック サイズで初期解凍にかかるレイテンシが 5K から 2.5K に短縮。
  • API が更新され、Vitis HLS コンパイラを完全にサポートしています。
  • 新しい署名の生成および検証アルゴリズム: DSA、ECC、ECDSA(secp256k1)、および EdDSA(ed25519)
  • 新しいチェックサム アルゴリズム: Adler32 および CRC32
  • 検証可能な遅延関数 (VDF) の評価と検証: Pietrzak の VDF、Wesolowski の VDF
  • CAS で構成される商用暗号モジュール: SM2、SM3、SM4
  • ストリーム暗号: XChacha20.
  • RSA、GMAC、AES-GCM、SHA3 を最適化して性能とリソース使用率を向上させます。
  • 引数パーサー (ベータ版): コマンド ラインで渡されたオプションやフラグを解析し、自動でヘルプ情報を生成します。これによって、テスト ケースやユーザー アプリケーションにおいて開発者は一貫したユーザー体験を実現できます。
  • FIFO マルチプレクサー: このモジュールは、FIFO (カーネル コードの hls::stream を使用して実装) をラップ アラウンドすることで、同じハードウェア リソースを使用して異なるデータ型を渡すことを可能にします。データ範囲が広すぎる場合は、自動的に複数サイクルを使用して転送されます。このモジュールによって、よりコンパクトで可読性の高いデータフロー コードが実現します。

ADF: 適応型データフロー

  • コンパイラ:
    • PLIO または GMIO のイベント トレーシング
    • ハードウェア上でもイベント トレーシングが可能
    • ヒート マップ生成: すべての AI エンジンの使用率
    • PL カーネルや PLIO の異なる PL 周波数をサポート
  • AI エンジン用 Vitis IDE
    • パイプライン ビュー
    • ベクター レジスタ ビュー
    • 内部メモリ ビュー (East、West、North、South)
    • 外部メモリ
  • Vivado HLS から Vitis HLS へ移行 (既に 2020.1 リリースで、Vitis と C ベースのカーネル コンパイルをデフォルトでサポート)
    • 最上位の関数ポートに配列の再形成およびパーティショニング プラグマを追加
  • ツールは、Vitis や Vivado と共に所定のディレクトリ (./Vitis_HLS/2020.2) にインストールされます。
  • HLS デザインの移行に関する詳細は、UG1391 を参照してください。
  • Vitis HLS のユーザーガイドは、UG1399 を参照してください。HTML でもフルコンテンツを提供しています。
  • 最新のデザイン サンプルを GitHub で提供しています。これらは、Vitis HLS GUI ([Git リポジトリ] サブウィンドウ) から直接アクセスして自動ダウンロードも可能です。
  • SIMD プログラミングをサポート
  • bind_storage 指示子 (Vivado フローのみ) を使用するオンチップ ブロック RAM ECC フラグをサポートしているため、RAM ブロックで生成されたエラー訂正ロジックをモニター可能
  • GUI は、ツールバー アイコンのレイアウトがシンプルになり、インターフェイスおよび AXI4 (バーストを含む) 用の新しいレポート セクションがある
  • デフォルト以外のオプションを表示するには、[Solution Settings] → [General] で、[Show only non-defaults] のチェックマークをオンにすることで、すばやく特定できる
  • ユーザーは、-p オプションを使用して Tcl シェルから直接開始し、引数として Tcl ファイル (vitis_hls -p .tcl) を渡すことで、GUI でプロジェクトを作成したり、開くことが可能
  • GUI でインタラクティブな FIFO 深度構成
  • AXI インターフェイス用の制約付きランダム テストが GUI に表示される

Versal 専用機能

  • Vitis HLS は、DSP58 ブロックの浮動小数点演算 (加算器または乗算器) に専用の単一クロック サイクル累算を推論し、効率的な高スループットの累算機能を実装する
  • Versal の量産向けデバイス用にタイミング ライブラリが更新されている
  • RTL カーネルの統合が改善: Vitis アプリケーション内で RTL IP をカーネルとしてパッケージ化して統合できるように機能が強化されています。ユーザー管理の RTL カーネル (XRT API による制御ではない) のサポートや、このフローをサポートするために Vivado IP パッケージャーが改善されています。
  • 複数のインプリメンテーション ストラテジを実行してタイミング クロージャを達成: Vitis コンパイラとリンカー (v++) は、ハードウェア構築中に複数の Vivado インプリメンテーション ストラテジを同時に実行できます。このため、ユーザーはさまざまなストラテジのすべての結果を評価し、最終的な FPGA バイナリ (xclbin) を生成するための最適なストラテジを選択できます。

Versal 専用機能

  • 2020.2 の場合、ハードウェア デザインが同じである限りは、AIE プログラムが変更された場合にのみ、aiecompiler でソフトウェアを再コンパイルして更新します。v++ のリンク段階は再実行されず、パッケージ段階へと進みます。これにより、HW が修正された後、ユーザーは AIE プログラムをすばやく反復実行できます。
  • AIE、PL、PS デザイン ファイルなど、システム レベルのテンプレートが提供されます。
  • パイプライン情報の表示、ストレージ ビュー、並列コンパイルなど、多数の AIE ツール機能が Vitis IDE に統合されています。
  • Vitis プロジェクトのバージョン管理: Vitis プロジェクトを Git でバージョン管理することで、複数の開発者やチームによる共同開発が容易になります。
  • プロジェクト階層の改善: アクセラレーション カーネルとホスト アプリケーションは、最上位のシステム プロジェクトの下にある別々のプロジェクトとして管理されるため、ホスト アプリケーションとハードウェア カーネルを個別にコンパイルできます。
  • ボード サポート パッケージ (BSP) のビルド時間改善: スタンドアロン ドメインを使用するプラットフォーム プロジェクトの場合、BSP ドライバーはこれらを同時にコンパイルするため、アプリケーションのビルド時間を短縮できます。
  • ホスト アプリケーションのデバッグが容易: Vitis GUI から、処理システムのレジスタをファイルとしてエクスポートしてデバッグできるようになりました。
  • システム プロジェクトのプロファイリング: Vitis アプリケーション アクセラレーション フローでは、最上位システム プロジェクトで Vitis GUI からプロファイリング機能を指定して制御できるようになりました。
  • ハードウェア エミュレーションでプラットフォームの作成をサポート: ハードウェア エミュレーション モードは、最上位としてのブロック ダイアグラムをサポートするだけでなく、ブロック ダイアグラム内の上位モジュールやパッケージングされていないリファレンス RTL として、プラットフォーム内の RTL ソースをサポートします。Vivado と同様に RTL テストベンチを追加できます。実際に運用を開始する前に、柔軟なデザイン検証が可能になります。
  • デバッグ用にエミュレーション時の信号を保存: エミュレーション中の信号をザイリンクス シミュレータ (SIM) の波形ファイルに保存します。ハードウェア エミュレーションを再実行する際に、-wcfg-file-path launch_hw_emu.sh に渡すことができます。
  • スレーブ ブリッジ機能のエミュレーション サポート (Alveo プラットフォーム): スレーブ ブリッジ機能の詳細は、Alveo プラットフォームの資料を参照してください。
  • Python/C++ API で AXI Stream IO をエミュレート: シンプルな Python または C++ API を使用してプラットフォーム上の IO ポートを経由するデータ ストリーミングを模倣し、AXI4-Stream カーネルをエミュレートすることで、設計初期段階でプログラム済みのトラフィック パターンを含む全システムをデバッグできるようになります。
  • U250 Alveo プラットフォームの Questa シミュレータ サポート: Alveo プラットフォーム向けの Vitis ハードウェア エミュレーションは、ザイリンクス シミュレータ (SIM) のほかに、Questa もサポートしています。セットアップには、V++ コンフィギュレーション ファイルまたは Vitis IDE を利用できます。
  • HLS カーネルのデッドロック検出: v++ config param=compiler.deadlockDetection=true を使用して HLS カーネルをコンパイルすることで、ハードウェア エミュレーション中に HLS カーネルのデッドロックまたはライブロック コードを検出できます。

Versal 専用機能

  • サードパーティ シミュレータ サポート (Questa、Xcelium、VCS): Versal エンベデッド プラットフォーム向けの Vitis ハードウェア エミュレーションは、ザイリンクス シミュレータ (SIM) のほかに、Questa や Xcelium (Linux 対応) などのサードパーティ シミュレータもサポートしています。アーリー アクセスでは VCS がサポートされています。セットアップには、V++ コンフィギュレーション ファイルまたは Vitis IDE を利用できます。
  • Vitis AI プロファイラー データへのアクセス: AI 推論に DPU (Deep Learning Processing Unit) を使用するアプリケーションでは、Vitis アナライザー内で Vitis AI プロファイラーの情報 (DPU スループット、DDR の読み出し/書き込みレート、タイムライン トレース情報など) にアクセスして、アプリケーション全体のアクセラレーションを評価できます。
  • パッケージ サマリ レポートの表示: Vitis アナライザー内の [Package Summary Report] を表示して、性能や最適化レベルなどアプリケーション全体の状態を確認できます。パッケージ サマリは、ソフトウェアまたはハードウェア エミュレーションで実行できるパッケージを構築、またはハードウェア デバイス上で実行できるパッケージを構築してリンクが完了した後、v++ コマンドを実行すると作成されます。
  • 統合されたホストとカーネルのプロファイリング: Vitis 2020.2 には、任意のイベント API でプロファイリングする機能が追加されています。アクセラレーション カーネルに対して基本的に利用できるプロファイリング機能に加えて、ホスト コードでザイリンクス ランタイム ライブラリ (XRT) API を呼び出してデザインの任意のセクションをプロファイリングし、アプリケーション全体の性能最適化を判断できます。
  • その他の強化機能: Vitis アナライザー内でアクセスできるすべてのレポートを対象とするグローバル検索が可能。カスタマイズしたユーザー レイアウトの保存/回復が柔軟になり、性能レポートを表示できる。ガイダンス メッセージのグループ化を直感的に操作して関連する情報を 1 箇所にまとめて表示できる。使用率レポートが改善されて SLR (Super Logic Region) ごとに統計情報が表示されるため、より詳細なインサイトを得ることができる。

Versal 専用機能

  • プロファイル サマリ レポートには、具体的な AIE デザイン エントリがあります。HW 上で実行されているカーネルのアクティブ状態/ストール状態サイクルを表示する AIE ヒートマップなど、より多くの AIE 関連情報がコンパイル/実行サマリ レポートに表示されます。
  • デバッグ時の可視性向上: ハードウェア エミュレーション デザインの System-C 部分に対して、ザイリンクス シミュレータ (SIM) のトランザクション ビューアーで AXI-S のトランザクション レベルを表示できるようになり、デバッグ時の可視性が向上しています。
  • ライブ波形ビューアーによる FIFO ステータスの表示: ハードウェア エミュレーション中にライブ波形ビューアーでユーザー レベルの FIFO (カーネル コードでは hls:streams として示される) が表示されるため、スタティック型 FIFO の深度、要素、および使用状況を画面で確認してアクセラレーション カーネルの性能問題をすぐに特定できます。

Versal 専用機能

  • イベント トレース機能の強化: Vitis 2020.2 では、XRT による演算負荷のオフロード、複数トレース ストリーム フローのサポート、さらには PL カーネルがグラフに定義されている場合でも PL/AIE 境界をモニターできるなど、AIE イベントのトレース機能が強化されています。また、PL/PS/AIE イベント トレースは共通のタイムラインに結合されるため、デザイン全体の関係を可視化できます。

注記: ザイリンクス ランタイム ライブラリ (XRT) は、個別にダウンロードできます。ダウンロードおよびインストールの手順は、スタートアップ ガイドを参照してください。

  • HBM 搭載プラットフォームのサポート改善: v++ --sp HBM[#:#] で HBM バンクへのカーネル ポート接続を指定することにより、広帯域幅メモリ (HBM) 搭載プラットフォームを最大限に利用できます。ザイリンクス ランタイム ライブラリ (XRT) API は、HBM バンクを自動的に割り当てることができ、ホスト アプリケーションは 1 つ以上の HBM (HBM セグメントの境界に基づいて 256MB 以上になる) を使用して任意サイズのバッファーを割り当てることができます。
  • 次世代のザイリンクス ボード管理ユーティリティ (プレビュー版): 次世代型のザイリンクス ボード管理ユーティリティ (xbutil、xbmgmt) を利用できます。これにより、スレーブ ブリッジ機能や DDR 保持機能を有効化できます (これらの機能がサポートされているプラットフォームに限る)。注記: 現世代のボード管理ユーティリティは、2021.1 でメンテナンス モードに移行し、次世代のユーティリティには新機能のみ追加されます。

Versal 専用機能

  • AIE サポートの追加により、RTP、エラー処理、フルアレイのリコンフィギュレーション、およびグラフ API がサポートされています。

Alveo パッケージのダウンロード タブから Alveo アクセラレータ カード対応の最新 Vitis ターゲット プラットフォームにアクセスします

詳細情報および最新 Vitis ターゲット プラットフォームのリリースについては、 UG1120 『Alveo データセンター アクセラレータ カード プラットフォーム ユーザー ガイド』 を参照してください。

U200/U250 XDMA プラットフォーム

  • Alveo プラットフォーム U200 XDMA 2RP - プロダクション
    • 機能: ERT、CMC、PLRAM、DRM フロアプラン、XDMA、2RP、P2P、M2M、GT カーネル、PCIe スレーブ ブリッジ、DDR セルフリフレッシュ
  • Alveo プラットフォーム U200 XDMA 2RP - プロダクション
    • 機能: ERT、CMC、PLRAM、DRM フロアプラン、XDMA、2RP、P2P、M2M、GT カーネル、PCIe スレーブ ブリッジ、DDR セルフリフレッシュ

シェル アップグレードの DFX - 2RP (2 つのリコンフィギャラブル パーティション)

  • スタティック領域のサイズが小さい: ベース
    • PCIe 機能
    • インバンドの FPGA パーシャル リコンフィギュレーション
  • 新しいリコンフィギュレーション パーティション: シェル
    • DMA やユーティリティ関数を変更する
    • サーバーを再起動しなくてもプラットフォームを動的に置き換えることが可能
  • もう一つのリコンフィギュレーション パーティション: ユーザー ロジック
    • アクセラレーション カーネル関数

AXI スレーブ ブリッジ

  • カーネルによるダイレクト ホスト メモリ アクセス
  • DMA バイパス機能と AXI-Slave 512 ビット インターフェイスを使用することで、ユーザーは独自のデータ転送を実現

データ保持 - DDR4 セルフリフレッシュ

  • DDR4 セルフフレッシュを使用することで、リコンフィギュレーション中に FPGA メモリにデータコンテキストが保持される
  • 異なる XCLBIN の一時的なストレージとしてホスト RAM に複製することを無効にする
  • 大規模データセットの移動を最小限に抑える

注記: エンベデッド プラットフォーム用の Vitis ターゲット プラットフォーム (ビルド済みの Linux カーネル、ルート ファイル システム、sysroot を含む) は、Vitis エンベデッド プラットフォームのタブから個別にダウンロードできます。

  • ZYNQ-7000/ZYNQ UltraScale+ MPSoC ベース プラットフォームの機能に変更はありませんが、プラットフォームのソースコードが再構築されています。複数プラットフォームで共通するソース ファイルがグループ化されて、分かりやすいようにディレクトリ名が変更されています。これにより、プラットフォームのソースコードを簡単に再利用して新しいプラットフォームに移植できるようになります。
  • ソースコードからプラットフォームを構築する場合でユーザーがダウンロードした共通のソフトウェア コンポーネントを使用する場合には、PetaLinux のコンパイルを 0 から開始するのではなく、新たなエンドツーエンドのコンパイル プロセスが追加されます。プラットフォームを構築する際に、これらのコンポーネントを指定することで、PetaLinux のコンパイル プロセスをスキップできます。

VCK190 プラットフォームは、柔軟性の高い DDR + LPDDR メモリ サブシステムを備えており、アクセラレーション カーネル用に 63 個の割り込みをサポートしています。『Versal ACAP AI エンジン プログラミング環境ユーザー ガイド』 (UG1076) で説明しているとおり、Vitis コア開発キットで使用することで、アプリケーション アクセラレーションとエンベデッド プロセッサ ソフトウェア開発の両方に対応できます。このプラットフォームを利用して、次を含むデザインを開発できます。

  • AI エンジンのグラフおよびカーネル
  • プログラマブル ロジック カーネル
  • Versal デバイスの Arm プロセッサで実行される Linux またはベアメタル OS をターゲットとするホスト アプリケーション。
  • 詳細は、Vitis および Versal ACAP プラットフォームのスタートアップ ガイドを参照してください。
  • Kubernetes(K8s) クラスターのサポート: ザイリンクス FPGA リソース マネージャー (XRM) で Kubernetes がサポートされました。これにより、1 つのサーバーに接続された複数の Alveo アクセラレータ カードのさまざまな計算ユニット (CU) を実行/管理できる、Alveo カードを使用して複数のサーバーにアプリケーションを拡張できます。
2020.1