
Vivado™ ML のスタンダード版は無償でダウンロード可能です。エンタープライズ エディションの有償ライセンス オプションは、$2,995 よりご購入いただけます。
Vivado ML のエディション | Vivado ML スタンダード エディション | Vivado ML エンタープライズ エディション | Vivado Lab エディション |
---|---|---|---|
ライセンスのオプション | 無償 | 30日間の評価 (無償) AWS Marketplace でオンデマンド NL: $2995 FL: $3595 |
|
デバイス サポート | 一部の AMD デバイス | すべての AMD デバイス | |
Vivado IP インテグレーター | ![]() |
![]() |
|
Dynamic Function eXchange | ![]() |
![]() |
|
Vitis 高位合成 | ![]() |
![]() |
|
Vivado シミュレータ | ![]() |
![]() |
|
Vivado デバイス プログラマ | ![]() |
![]() |
![]() |
Vivado ロジック アナライザー | ![]() |
![]() |
![]() |
Vivado シリアル I/O アナライザー | ![]() |
![]() |
![]() |
デバッグ IP (ILA/VIO/IBERT) | ![]() |
![]() |
|
合成および配置配線 | ![]() |
![]() |
|
Vitis Model Composer | 購入 NL - $500 FL - $700 |
購入 NL - $500 FL - $700 |
次の表は、標準およびピークの Vivado メモリ使用率をターゲット デバイス別に示しています。AMD では、ピーク時のメモリ使用率に対応するのに十分な最小限の物理システム メモリを確保することを推奨しています。
注記:
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
すべてのデバイス* | 20 | 32 |
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
XCKU3P | 7 | 13 |
XCKU5P | 7 | 13 |
XCKU9P | 8 | 13 |
XCKU11P | 9 | 13 |
XCKU13P | 10 | 14 |
XCKU15P | 10 | 15 |
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
XCVU3P | 11 | 19 |
XCVU5P | 12 | 19 |
XCVU7P | 15 | 24 |
XCVU9P | 20 | 32 |
XCVU11P | 22 | 32 |
XCVU13P | 28 | 47 |
XCVU19P | 48 | 64 |
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
XCZU2EG | 3 | 5 |
XCZU3EG | 4 | 6 |
XCZU4EV | 5 | 8 |
XCZU5EV | 6 | 9 |
XCZU6EG | 7 | 10 |
XCZU7EV | 8 | 11 |
XCZU9EG | 10 | 14 |
XCZU11EG | 11 | 18 |
XCZU15EG | 11 | 18 |
XCZU17EG | 12 | 18 |
XCZU19EG | 14 | 21 |
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
XCZU21DR | 10 | 14 |
XCZU25DR | 11 | 14 |
XCZU27DR | 13 | 17 |
XCZU28DR | 14 | 17 |
XCZU29DR | 14 | 17 |
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
XCKU025 | 5 | 7 |
XCKU035 | 5 | 7 |
XCKU040 | 5 | 7 |
XCKU060 | 7 | 11 |
XCKU085 | 9 | 14 |
XCKU095 | 9 | 14 |
XCKU115 | 9 | 14 |
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
XCVU065 | 7 | 11 |
XCVU080 | 8 | 12 |
XCVU095 | 9 | 14 |
XCVU125 | 10 | 16 |
XCVU160 | 14 | 20 |
XCVU190 | 18 | 24 |
XCVU440 | 32 | 48 |
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
XC7V585T | 4 | 6 |
XC7V2000T | 10 | 16 |
XC7VX330T | 3 | 5 |
XC7VX415T | 3 | 5 |
XC7VX485T | 4 | 5 |
XC7VX550T | 4 | 6 |
XC7VX690T | 5 | 7 |
XC7VX980T | 7 | 9 |
XC7VX1140T | 8 | 10 |
XC7VH580T | 4 | 6 |
XC7VH870T | 6 | 8 |
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
XC7K70T | 1.6 | 2.5 |
XC7K160T | 2 | 3 |
XC7K325T | 3 | 4 |
XC7K355T | 3 | 5 |
XC7K410T | 3 | 5 |
XC7K420T | 3 | 5 |
XC7K480T | 4 | 6.5 |
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
XC7A15T | 2 | 3 |
XC7A35T | 2 | 3 |
XC7A50T | 2 | 3 |
XC7A75T | 2 | 3 |
XC7A100T | 2 | 3 |
XC7A200T | 2.5 | 3.5 |
Windows/Linux (64 ビット) | ||
デバイス | 標準 | ピーク |
XC7Z010 | 1 | 1.6 |
XC7Z015 | 1.3 | 1.9 |
XC7Z020 | 1.3 | 1.9 |
XC7Z030 | 1.8 | 2.7 |
XC7Z035 | 3 | 5 |
XC7Z045 | 3 | 5 |
AMD は、x86 および x86-64 プロセッサ アーキテクチャで次のオペレーティング システムをサポートします。
注: PetaLinux がサポートするオペレーティング システムのインストール要件の詳細は、 PetaLinux ツール資料: リファレンス ガイド (UG1144) をご覧ください。
次の表に、Vivado ML スタンダードと Vivado ML エンタープライズにおけるコマーシャル製品のアーキテクチャ サポートを示します。コマーシャル製品以外では、 オートモーティブ向けデバイスはすべて、 Vivado ML スタンダード エディションでプロダクション デバイスとして使用可能になるとサポートされます。
アーキテクチャ | Vivado ML スタンダード エディション | Vivado ML エンタープライズ エディション |
---|---|---|
Zynq™ 7000 SoC | • XC7Z007S、XC7Z010、XC7Z012S、XC7Z014S、XC7Z015、XC7Z020、XC7Z030 | • すべてのデバイス |
Zynq UltraScale+™ MPSoC |
• XCZU1EG、XCZU1CG、XCZU2EG、XCZU2CG、XCZU3EG、XCZU3CG XCZU4EG、XCZU4CG、XCZU4EV、XCZU5EG、XCZU5CG、XCZU5EV、XCZU7EVvXCZU7EG、XCZU7CG | • すべてのデバイス |
Zynq UltraScale+ RFSoC | • なし | • すべてのデバイス |
Alveo™データセンター アクセラレータ カード | • すべてのデバイス | • すべてのデバイス |
Kria™ SOM | • すべてのデバイス | • すべてのデバイス |
Versal™ アダプティブ SoC | • なし | Versal AI コア シリーズ: Versal プライム シリーズ: |
Virtex™ FPGA | Virtex 7 FPGA: Virtex UltraScale FPGA: |
Virtex 7 FPGA: Virtex UltraScale FPGA: Virtex UltraScale+ FPGA: Virtex UltraScale+ HBM FPGA: Virtex UltraScale+ 58G PAM4 FPGA: |
Kintex™ FPGA | Kintex 7 FPGA: Kintex UltraScale FPGA: Kintex UltraScale+ FPGA: |
Kintex 7 FPGA: Kintex UltraScale FPGA: Kintex UltraScale+ FPGA: |
Artix™ FPGA | Artix 7 FPGA: • すべてのデバイス Artix UltraScale+ FPGA: • すべてのデバイス |
Artix 7 FPGA: Artix UltraScale+ FPGA: |
Spartan™ 7 FPGA | • すべてのデバイス |
• すべてのデバイス |
機能カテゴリやワークロードで目的の資料を検索および条件検索
ビデオの検索および条件検索
開発者プログラムに登録すると、次に示す無償の Vivado ML トレーニング コースにアクセスできます。
ビデオ タイトル | 説明 |
---|---|
FPGA の概要 | FPGA アーキテクチャの概要を説明し、FPGA の利点、アプリケーション、主な構築ブロックについて解説しています。 |
FPGA & 適応型 SoC ファミリ | 7 シリーズ/UltraScale™ FPGA、スタックド シリコン インターコネクト ベースの 3D IC デバイス、Zynq™ 7000 SoC、Zynq UltraScale+™ MPSoC、ACAP (Adaptive Compute Acceleration Platform) を紹介しています。 |
Vivado Design Suite の概要 | さまざまなデザイン フローを紹介し、フローにおける Vivado IDE の役割について解説しています。 |
Vivado Design Suite プロジェクトベースのフロー | Vivado Design Suite のプロジェクトベース フローを紹介しています。主に、プロジェクトの作成、プロジェクトへのファイル追加、Vivado IDE の使用、デザインのシミュレーションなどがあります。 |
Vivado Design Suite 非プロジェクトベース モード | 非プロジェクト バッチ モードでのデザイン フローを紹介しています。主に、デザイン解析コマンドの使用や制約の適用方法について解説しています。 |
UltraFast 設計手法: ボードおよびデバイス プランニング | このコースでカバーされる設計手法ガイドラインおよび UltraFast 設計手法ガイド チェックリストについて説明しています。 |
RTL 開発 | RTL/RTL 設計フロー、推奨されるコーディング ガイドライン、制御信号の使用、リセットに関する推奨事項について解説しています。 |
ビヘイビアー シミュレーション フロー | ビヘイビアー シミュレーションのプロセス、および Vivado IDE で利用できるシミュレーション オプションについて説明しています。 |
Vivado 合成、インプリメンテーション、ビットストリームの生成 | デザインの要件に応じたタイミング制約の作成、デザインの合成と実装、さらにビットストリーム生成とデモ ボードへのダウンロードについても説明しています。 |
Vivado Design Suite の I/O ピン配置 | [I/O Planning] レイアウトを使用して、ピンの割り当てを実行します。 |
Vivado IP フロー | カスタマイズ IP、インスタンス IP およびデザイン IP の階層の検証。 |
その他のオンデマンドのトレーニング コースをお探しですか? 開発者プログラムに登録すると、限定コースが 50% 割引になります。
1. AMD 開発者アカウントを使用して、 https://lmstraining.xilinx.com にログイン
2. 検索ボックスで「Developers Program」を検索すると、割引が適用されたコースが表示される
3. 受講して開発を始める
ビデオ タイトル | 説明 |
---|---|
Vivado Design Suite を使用した FPGA の設計 1 | このコースは、Vivado™ Design Suite の入門トレーニングです。FPGA 初心者を対象に FPGA デザイン フローのデモを実施しています。 |
Vivado Design Suite を使用した FPGA の設計 2 | このコースは、「Vivado Design Suite を使用した FPGA の設計 1 」 をベースに作成されたもので、効果的な FPGA デザインの構築方法を説明しています。 |
Vivado Design Suite を使用した FPGA の設計 3 | このコースは、「Vivado Design Suite を使用した FPGA の設計 1および 2」をベースに作成されたもので、タイミング クロージャ手法を率的に使用する方法について説明しています。 |
Vivado Design Suite を使用した FPGA の設計 4 | Virginia DesignSuite および AMD ハードウェアの高度な機能について説明しています。主に、ソース同期/システム同期インターフェイスへのタイミング制約の適用と、フロアプラン手法の活用に焦点を当てています。 |
AMD の FPGA およびエンベデッド デザイン トレーニングでは、今すぐ設計をスタートするために必要な基礎知識が身につくハンズオン コースを提供しています。このプログラムは、FPGA テクノロジを使用し始めたばかりの設計者から複雑なコネクティビティ、デジタル信号処理、エンベデッド ソリューションなどの開発に携わる FPGA 設計経験者まですべての方を対象としています。トレーニング クレジットに関する詳細は、お近くの販売代理店へお問い合わせください。