Vivado の新機能


2021.1

Vivado ML 最新情報 (カテゴリ別)

以下の各セクションを展開して Vivado® ML 2021.1 の新機能と拡張機能の詳細を確認してください。

  • Versal™ AI コア シリーズ: XCVC1902、XCVC1802
  • Versal プライム シリーズ: XCVM1802
  • Virtex® UltraScale+™ HBM デバイス: ​XCVU57P
  • Flexlm 11.17.2.0 にアップグレード
    • 64 ビット版の Linux および Windows のみ対応
    • フローティング ライセンスをご利用の方は、ライセンス ユーティリティを Flexlm 11.17.2.0 にアップグレードする必要がある
  • ブロック デザイン コンテナー
    • 2021.1 は、ブロック デザイン コンテナーのプロダクション リリース
    • 再利用可能なモジュール設計が可能
    • チームベースのデザインが可能
    • プロジェクト モードで DFX フローが可能
    • シミュレーションや合成でバリアントの指定が可能
    • 最上位 BD からの BDC のアドレス管理
  • Vivado ストア​
    • GitHub​ からボードおよびサンプル デザインをダウンロード
    • サードパーティのボード パートナーは、Vivado のリリースと非同期的にこれらのリポジトリへ貢献することが可能
  • IP/IPI のリビジョン管理機能が向上​
    • 古い Vivado プロジェクトを新しいディレクトリ構造に移行
  • CIPS 3.0 ​
    • CIPS IP のアーキテクチャを階層構造に再構成
    • 新しいモジュラー ユーザー インターフェイス
  • Vivado テキスト エディター – Sigasi Backend​
    • サポートする言語サーバー プロトコル:​
      • オートコンプリート​
      • 定義に移動/ 使用箇所の検索
      • ツール ヒント
      • インデント (レンジは VHDL のみ)​
      • 入力時の構文エラーと警告
      • コード折り畳み
      • セマンティック ハイライト
  • CIPS および NoC 向けの IPI 設計支援
    • NoC および CIPS の接続をサポートする直感的なブロック オートメーション機能
    • DDR や LPDDR など、利用できるすべてのメモリ (デバイスに接続されたメモリやボード上のメモリ) にアクセスするデザインを簡単に構築
  • 相互接続における 2 の累乗以外のアドレス割り当て​
    • IP インテグレーターでは、1 つ以上の SmartConnect IP を使用してアドレス パスに 2 の累乗以外のアドレス割り当てが可能
  • IP パッケージャーの改善点
    • パッケージャーのカスタマー エクスペリエンスが向上​
      • IP インテグレーターを使用するカスタム インターフェイスの接続性 / カスタム IP​
      • パッケージャーの XPM メモリ
      • ディレクトリから IP をパッケージ化することで、パッケージャでファイルを SV または VHDL-2008 としてタグ付け可能
    • Vitis カーネルとしてパッケージ化された RTL IP のプロダクション リリース
      • IP パッケージャー内のカーネル固有の DRC
      • 使いやすさ
      • Vitis カーネルで使用するためにパッケージ化された IP のメタデータを保存
  • IP の機能強化 - データセンター
    • PCIe サブシステム​
      • Versal プレミアムで CPM5、PL PCIE5、および GTYP のアーリー アクセス サポート
      • Versal CIPS Verification IP (VIP) でのシミュレーションで CPM4 をサポート
    • アルゴリズムを用いた CAM IP
      • EA (UltraScale+ デバイス)
    • 動的読み出しモード機能の AXI IIC が改善
    • SmartConnect が 2 の累乗以外のアドレス範囲をサポート
    • XilSEM ライブラリ API リリース & 資料 (UG643)
    • UltraScale+ デバイス ファミリの SEM IP コアがサポートするデバイスが追加
  • IP の機能強化 – ビデオおよび画像;​
    • ビデオおよび画像インターフェイス IP​
      • CSI TX サブシステムが YUV422 10bit に対応
      • DisplayPort サブシステムに HDCP2.2/2.3 リピーター機能のサポートが追加
      • HDMI2.1 (アクセス制御) でダイナミック HDR がサポート。ゲーミング機能 (VRR、FVA、QMS、ALLM) が強化
    • 新しい IP: イメージをデジタルに操作するひずみ補正プロセッサ
      • 台形補正、たる型/糸巻き型ひずみ補正、任意の補正
      • スケーリング: 0.5x、1x、2x 回転: -90 ~ +90 度
      • 320x240 ~ 3840x2160 の解像度、マルチチャネル対応
      • 入/出力: 8/10/12 bpc YUV、RGB
  • IP の機能強化 - ワイヤード
    • 100G マルチレート イーサネット サブシステム - MRMAC
      • 10G/25G/40G/50G/100G Ethernet NRZ GTM ​
      • MRMAC 25G Ethernet at –1LP​
         
  • IP の機能強化 - ワイヤレス  ​
    • O-RAN  ​
      • IP コアにおけるスタティック/ダイナミック圧縮および解凍機能 (BFP + 変調)​
      • LTE Section Extension Type 3 をサポートし、シングル インターフェイスで外部の LTE プリコーディング ブロックへ接続するための新しいインターフェイス
      • 従来の Symbol 単位のマッピングに加え、Slot 単位の Beam ID マッピングにも対応
      • DL Section Type 3 メッセージをサポート
      • PDxCH BID ポートに Section Type 0 が追加
      • 最大イーサネット パケット サイズが 16000 バイトに増加 (9600 バイトのジャンボ フレームをサポート)
  • IP の機能強化 - ストレージ
    • NVMeHA が Versal および VU23P デバイスをサポート
    • NVMeTC が Versal および VU23P デバイスをサポート
    • ERNIC が Versal をサポート​
      • MRMAC​ へのネイティブ接続
    • AES-XTS は特別なリクエストに応じて利用可能
  • IP の機能強化 - XPM
    • XPM_Memory と EMG がすべての URAM サイズをサポート
    • XPM_Memory と EMG が混合 RAM の組み合わせをサポート​
      •  ram_style = "mixed"​  を使用
    • XPM_Memory および XPM_FIFO でアサーションを無効にして、より広範なシミュレーションをサポート
      •  DISABLE_XPM_ASSERTIONS の定義が追加
  • IP の機能強化 - GT Wizard 
    • Versal GTY Wizard がプロダクションになる
    • Versal GTYP Wizard を EA として提供
    • Versal GTM Wizard を EA として提供
  • Vitis HLS  2021.1 – プロダクション Versal をサポート
  • DSP ブロックのネイティブ浮動小数点演算用に Versal タイミング キャリブレーションと新しい制御機能
  • 低ファンアウト ロジックでフラッシュ可能なパイプライン オプション (フリーランニング パイプライン - frp)
  • 機能強化された自動メモリ パーティショニング アルゴリズムと新しい confi g_array_partition オプション
  • GUI に新しい Flow Navigator が追加。合成/解析/デバッグ用の統合ビュー
  • Vitis フローのエンドレスなストリーミング カーネルにより、ランタイム オーバーヘッドを抑えることができる
  • 関数呼び出しグラフ ビューアー (II、レイテンシ、DSP/BRAM 使用率のヒートマップ付き)
  • BIND_OP および BIND_STORAGE 用の新しい合成レポート セクション
  • データ駆動型プラグマのハンドリングを改善し、一貫性が向上
  • Vivado のレポートおよび新しいエクスポート IP ウィジェットを使用して Vivado にオプションを渡す
  • GUI の情報を反映する C 合成後の新しいテキスト レポート

ML モデルの統合

  • 機械学習モデルによる最適化の予測と選択​
    • Versal デザインのコンパイルが 30% 高速化

新しい合成機能

  • ヘテロジニアスな RAM マッピングに対応する XPM_MEMORY ​
    • すべてのデバイス リソース タイプ (UltraRAM、Block RAM、LUTRAM) を使用してマッピングされたメモリ アレイ
    • すべてのリソースを最も効率的に使用
    • パラメーターまたはジェネリックを使用: MEMORY_PRIMITIVE(“mixed”)
    • WRITE_MODE = NO_CHANGE​ のサポートなし
    • VHDL-2008: to_string() 関数をサポート
    • ログ レポートには IP のジェネリック/パラメーターの RTL オーバーライドが含まれる

インプリメンテーションにおける機械学習モデル

  • 配線密集や配線遅延を予測
  • 配置ベースの予測に対して最適な配線が行われるため、Fmax が向上し、コンパイル時間も短縮できる

opt_design -resynth_remap​

  • ロジック レベルを低減する新しいタイミング ドリブンのロジック コーン再合成最適化

XDC プロパティを使用して、配置プロセス中に LUT とレジスタを手動でリタイミング

  • PSIP_RETIMING_BACKWARD​
  • PSIP_RETIMING_FORWARD

Versal デバイスの新機能

  • デバイスを起動する前にクロック ネットワーク遅延タップを調整してスキューを最小化するキャリブレーション済みの Deskew 機能
  • パイプラインの自動挿入でパス上のクロックを高速化​
    • PL と NoC 間、および PL と AI エンジン間
    • AXI Regslice IP から、またはオートパイプラインのプロパティから利用可能
    • パイプライン パスにレイテンシを追加
  • シフトレジスタ プリミティブ (SRL) を用いた弾性パイプライン​
    • 多くのパイプライン ステージを保持する SRL を中心にパイプラインが構築される
    • ソースとデスティネーションの配置に基づいて配置機能によって理想的なパイプラインが構築される
    • SRL からパイプライン ステージを引き出して、より広範囲をカバーできる
    • パイプラインを小さくして短距離化するには、パイプライン ステージを SRL 内に戻す
    • パイプライン処理されたパスのレイテンシを保持

IDR (Intelligent Design Runs):

  • IDR (Intelligent Design Runs) により、プッシュボタン操作で最新の自動化されたタイミング クロージャ フローを利用可能
    • report_qor_suggestions​
    • ML ストラテジの予測
    • インクリメンタル コンパイル
  • Vivado プロジェクトで利用可能で、タイミングを満たさなかったインプリメンテーション ランを右クリック メニューで選択すると起動する。​IDR レポートのダッシュボードには、フローの進捗状況が詳細に表示され、関連するレポートへのハイパーリンクが提供される。
    • QoR ゲインは平均 10%

RQS (QoR 推奨項目レポート) の改善点​

  • DFX を意識した QoR 推奨項目​
    • スタティック ロジックがロックされている場合に DFX モジュールでのみ提供される
    • DFX 境界を無視した推奨は禁止
    • 合成の推奨は 「global」 または 「out-of-context」 での run に正しくスコープされる
  • インタラクティブな RQS (report_qor_suggestions) GUI レポートに Assessment が含まれる

タイミング レポートの設計手法違反

  • タイミング レポートに Report Methodology のサマリが含まれる
    • 設計手法違反への注意喚起​
    • 設計手法違反の注意喚起を無視するとタイミング エラーが生じる可能性がある
  • 最新の report_methodology ランからの設計手法違反のサマリが含まれる
    • デザイン チェックポイントを使用して保存された設計手法違反のサマリ

新しい制約レポート機能

  • report_constant_path: セルやピンで確認される一定の論理値のソースを特定するための新しいコマンド​
    • report_constant_path ​
    • report_constant_path -of_objects [get_constant_path ]

 

Versal DFX

  • Versal DFX フローはプロダクション ステータスで利用可能​
    • DFX デザインをコンパイル (ブロック デザインの作成、デバイス イメージの作成)
    • Vivado IPI Block Design Containers (BDC) を使用して Versal DFX デザインを作成する
  • UltraScale や UltraScale+ と同様に、Versal で DFX IP を利用​
    • 非 NoC インターフェイスを分離するための DFX Decoupler IP、DFX AXI Shutdown Manager IP
  • すべてのプログラマブル ロジックは部分的に再構成可能
    • NoC から、クロック、ハード ブロックまで
  • AIE フルアレイの Dynamic Function eXchange をサポート
    • Vitis プラットフォーム フローでサポート

DFX の BDC

  • IP インテグレーターでリリースされた DFX 用のブロック デザイン コンテナー (BDC)
    • Versal のすべてのアーキテクチャをサポート
  • ブロック デザインの中にブロック デザインを配置して、DFX デザインを作成/処理する​
    • UG947 - Zynq UltraScale+ および Versal デバイス用の IP インテグレーター BDC チュートリアル
    • DFX チュートリアルも GitHub に追加される

DFX を使用する従来の SoC ブート フロー

  • Versal デザインで従来の SoC ブート フローを利用可能
    • プログラマブル ロジックをロードする前に、DDR ベースのプロセッシング サブシステムとメモリをすばやく起動して Linux を実行できる
    • Zynq ブート フローをエミュレートするため、Versal のプログラミング イベントを分離する
    • このフローでは Pblock の自動生成が使用される
    • CPM との互換性なし

CPM4 の Versal tandem コンフィギュレーション

  • CPM4 用の Tandem PROM および Tandem PCIe をサポート
  • PCIe エンドポイントのコンフィギュレーション時間を 120ms 未満にする必要がある場合、CIPS のカスタマイズ GUI で Tandem コンフィギュレーション モードを選択可能
    • Tandem PROM – いずれのステージもフラッシュから読み込む​
    • Tandem PCIe –フラッシュからステージ 1 を読み込む
      ステージ 2 は DMA を介して PCIe リンクから読み込む
    •  注記 – 標準ブート

UltraScale+ でネストされた DFX デザイン用の抽象化シェルをサポート

  •  ネストされた DFX を使用して、リコンフィギャラブル パーティション (RP) を複数のネストされた RP に細分化する (pr_subdivide)​
  • ネストされた RP ごとに抽象化シェルを作成する (write_abstract_shell)​
  • 抽象化シェルを使用することで、ネストされた RP のインプリメンテーションを高速化する
  • VHDL-2008 の機能強化​
    • 制約のない配列
    • 条件演算子
    • 単項のリダクション演算子
  • コード カバレッジ サポート​
    • write_xsim_coverage コマンドによる中間カバレッジ データベースの書き込みサポート

SmartLynq+ モジュール

  • Versal 高速デバッグポート (HSDP) に最適化​
    • デバイスのプログラミングやメモリ アクセスの高速化
    • 高速データ アップロード/ダウンロード
    • データ ストレージ: モジュール上の 14GB DDR メモリ
  • 高速デバッグ ポート (HSDP) のサポート
    • USB-C コネクタを使用する Aurora ベース HSDP への接続に対応
  • PC4 および USB ベースの JTAG
  • シリアル UART 対応

ChipScopy

  • ChipScope 用オープンソース Python API​
    • Versal デバイスおよびデバッグ コアの制御と通信
    • Vivado を使用する必要はない - PDI/LTX が必要
    • 利点​
      • カスタム デバッグ インターフェイスを構築
      • python エコシステムとのインターフェイス
2020.2

デバイス サポート

  • Versal AI コア シリーズ: XCVC1902、XCVC1802
  • Versal プライム シリーズ: XCVM1802
  • Zynq UltraScale+ RFSoC: XCZU43DR、XCZU46DR、XCZU47DR、XCZU48DR、XCZU49DR

インストールおよびライセンス取得

  • PetaLinux は、既存のスタンドアロン インストール製品に加えて、ザイリンクス統合インストーラーの一部になりました。

IP インテグレーター

  • リビジョン管理機能が向上
    • ソースと出力ファイルを分離する新しいディレクトリ構造
    • BD/IP 出力ファイルは project.srcs ディレクトリに置かれなくなった
    • すべての出力ファイルは、project.srcs と並列の project.gen ディレクトリに含まれる
  • アドレス マップ機能が向上
    • HTML でアドレス マップをグラフィカルに表示
  • Vitis プラットフォームの作成機能が向上
    • プロジェクトの作成や設定時に、Vivado プロジェクトを拡張可能なプラットフォーム プロジェクトとして識別できる
    • プラットフォーム インターフェイスの DRC 検証機能が追加
    • プラットフォーム BD の検証中にプラットフォームの DRC を実行
    • 新しいプラットフォーム セットアップ GUI
  • IP キャッシュが改善
    • ZIP 形式の読み取り専用 IP キャッシュの作成と使用が可能
    • 圧縮されたキャッシュの読み取りが可能なため、解凍が不要
  • ブロック デザイン コンテナー
    • 別の BD 内に BD をインスタンシエート
  • CIPS (Control、Interfaces、Processing System) – Versal
    • XHUB ストアでサンプル デザインを提供 – Versal ​

IP の機能強化

データセンター

  • Queue DMA Subsystem for PCI Express (QDMA) デバイスのサポート拡張
    • "-2LV" UltraScale+ デバイスで Gen3x8
    • "-2LV" Virtex UltraScale+ VU23P デバイスで Gen4x8
  • Versal ACAP Subsystems for PCI Express (GTY、PL PCIE4、および CPM4 統合ブロックが対象)
    • Integrated Block for PCI Express (GTY + PL PCIE4)
    • DMA/Bridge Subsystem for PCI Express (GTY + PL PCIE4 + Soft QDMA、XDMA、AXI-Bridge)
    • CPM Mode for PCI Express (GTY + CPM4)
    • CPM DMA/Bridge Mode for PCI Express (GTY + CPM4 + Hard QDMA、XDMA、AXI-Bridge)
    • PHY for PCI Express (GTY)

ビデオおよび画像処理

  • MIPI 
    • Versal デバイスの DPHY ライン レート向上: 3200Mbs (-2、-3 デバイス)、3000Mbs (-1 デバイス)
    • CSI RX コアに YUV420 出力のサポートを追加
  • DisplayPort 1.4 Subsystems
    • YUV420 のサポート、Adaptive sync (適応同期)、静的 HDR
    • 一般アクセスの eDP IP オプション
  • SDI Subsystems
    • HLG HDR のサポート
    • Versal VCK190 のパススルー サンプル デザイン
  • HDCP2.3 対応の HDMI2.0 サポート追加

ワイヤード/ワイヤレス

  • JESD204C が完全量産体制となる
  • UltraScale+ および Versal に新しい 200G RS-FEC
  • 1G/10G/25G Ethernet が 1-step および TSN に対応
  • Versal MRMAC 1-step 1588 ハードウェアのタイムスタンプ機能
  • 10G/25G MRMAC Ethernet 2-step 1588 Linux ドライバーのサポート 

ストレージ

  • 新しい ERNIC 機能
    • リソースの最適化で 100G の持続帯域幅をサポート
    • 新しい VU23P デバイスでサポート
    • PFC (プライオリティ フロー制御) が改善
  • NVMeTC が新しい VU23P デバイスでサポート
  • ロスレス圧縮 IP、GZIP、および ZLIB アルゴリズム
  • Alveo U50 と Bittware 250-SoC ボードに対応する NVMeOF リファレンス デザインを提供

一般

  • XPM
    • IPI で XPM_CDC を利用可能
    • Versal で URAM の初期化をサポート
  • インフラストラクチャおよびエンベデッド
    • 新しい SmartConnect 機能
      • 優先度のアービトレーション
      • ロー エリア モード
  • Versal デバイス対応の IPI で利用可能な EMG (Embedded Memory Generator) - Block Memory Generator の代替
  • Versal デバイス対応の IPI で利用可能な EFG (Embedded FIFO Generator) - FIFO Generator の代替

ウィザードの種類:

  • Versal の利用可能なウィザード
    • GTY Transceivers Wizard
    • Advanced IO Wizard
    • Clocking Wizard
  • 新しい Transceiver Wizard 機能
    • 完全なブロック オートメーション (レーン選択を含む)
    • オンザフライで再構成可能 (Versal のみ)
    • クワッドの共有 (Versal のみ)
    • Transceiver Bridge IP (Versal のみ)
  • 高位合成
    • Vitis HLS は、Vivado Vivado HLS に代わる機能 (Vitis v2020.1 からデフォルト)
    • 最上位ポート用の配列再形成および配列分割指示子を追加
    • インターフェイスと AXI-4 バーストの新しいレポート セクションを備え、シンプルになったツールバーのアイコン レイアウト
    • Versal の DSP ブロックでシングル クロック サイクルの浮動小数点演算累算の推論
    • Tcl ファイルでプロジェクトを作成でき、GUI で直接開くことができる (vitis_hls -p .tcl)
    • [Solution Settings] → [General] でデフォルト以外のオプションに対してシングル クリック操作
    • AXI インターフェイス用の制約付きランダム テストが GUI に表示される
    • bind_storage プラグマを使用するオンチップ ブロック RAM の ECC フラグ オプション
    • CoSim 実行中で GUI でインタラクティブな FIFO 深度構成
    • SIMD プログラミングをサポート (ベクトル データ型)

Matlab & Simulink アドオン

  • 統合インストーラーで Model Composer と System Generator の両方を一度にインストール可能

シミュレーション

  • VHDL-2008 のサポート
    • シフト演算子 (rol、ror、sll、srl、sla、sra)
    • 配列論理演算子とスカラー論理演算子の混合
    • 条件付きの順次信号割り当て
    • ケース生成
    • グローバルおよびローカルでスタティックな論理式への拡張
    • スタティック範囲および範囲内での整数式
  • 言語をまたぐ階層名をサポート
    • Verilog の階層名を使用して、SV/Verilog モジュールから VHDL 信号へアクセス可能
  • Versal のシミュ―レーター サポート
    • ザイリンクス シミュレータ
    • サードパーティー シュミレーター
      • Cadence Xcelium
      • Mentor Graphics Questasim

ハードウェア デバッグ

  • Versal AXIS-ILA
  • デバッグ フローが改善
  • デバッグのブロック オートメーション機能が改善
  • URAM および AXIS-ILA トレース ストレージの選択をサポート

合成

  • System Verilog の string 型をサポート
  • VHDL-2008 で固定および浮動小数点パッケージをサポート
  • ヘテロジニアス RAM に対応する自動パイプライン化
  • Logic Compactation 指示子が Versal LOOKAHEAD まで拡張

インプリメンテーション デザイン フロー

  • PSIP (プレーサー レプリケーション) が改善
  • 電源レールの定義と電力解析
  • BUFG から MBUFG へのグローバル バッファー変更 (Versal)

デザイン解析およびタイミング クロージャ​

  • RQA および RQS が改善

Dynamic Function eXchange (DFX)

  • Dynamic Function eXchange (DFX) の抽象化シェル
  • 1 つのデザインでアイソレーション デザイン フロー (IDF) と DFX が可能
2020.1

インストールおよびライセンス取得

  • Windows 用のダウンロード検証 (ダイジェストとシグネチャ) をサポート
  • ウェブ インストーラーの「ダウンロードのみ」機能で 2 つのオプションをサポート
    • フル イメージ ダウンロード (全製品)
    • 選択した製品のみダウンロード (小サイズ)

IDE の機能強化

  • 新規サンプル デザインとボード ファイルのダウンロード ユーティリティ。Github 上にある膨大なザイリンクス/サードパーティ ソリューション ライブラリから必要なものだけをダウンロード
  • 新規および改善されたサンプル デザインをダウンロードで入手

IP インテグレーター

  • 新しい「パス」および「ネットワーク」コンセプトを導入
    • 外観と操作感は従来と同じ
  • Address Editor を使用する包括的なクロスプロービング
    • パスやネットワークをハイライト
  • リアルタイムのエラー ハイライト機能
    • ツールヒントでエラーの詳細を表示
  • 新しい [アドレス パス] パネルIP インテグレーター
    • パスの詳細を表示
  • 新しい [Addressing View]
    • アドレス指定可能コンテンツのみ表示
    • 調整可能なコネクティビティを表示

IP の機能強化

データセンター

  • ERNIC IP の機能強化
    • 帯域幅とレイテンシが改善され、100GE のライン レートで動作可能
    • 64 ビット アドレスをサポート。PFC 機能と即時コマンドの新機能
  • 新しい AES IP - データセンターの暗号化アプリケーショ向け
  • 新しい NVMe Target Controller IP - ホスト アクセラレータで動作してストレージを高速化
  • NVMeOF 対応のターンキー U50 Alveo ソリューションを提供。FPGA ビットファイルと資料を含む
  • Queue DMA Subsystem for PCI Express (QDMA 4.0) に大きな変更を加え、リソース使用率削減と移行の簡潔化が可能になる

ワイヤード/ワイヤレス

  • ワイヤレス通信
    • GTH3/4 に JESD204C サポートを追加 - プリプロダクション 2020.1
    • O-RU (O-RAN radio unit) 機能に専用の SRS/PRACH AXI-stream と 32 の空間ストリームを備えた新しい ORAN Radio Interface IP
    • 新しい 400G FEC IP ソフト、および UltraScale+ 58G GTM ハード 50G KP4 FEC を利用してエリアと消費電力を節約するオプション実装
  • ワイヤード
    • AXI Ethernet に切り替え可能な SGMII と 1000BASE-X のサポートを追加
    • 50G Ethernet Subsystem にオプションのソフト KP2 NRZ FEC を追加
    • 統合された 100G Ethernet Subsystem にオプションのソフト 100G KP4 NRZ FEC を追加

一般

  • Firewall IP ‐ アップストリームまたはダウンストリームを保護する。FaaS やその他のアプリケーションで領域を分離するのに有効
  • エリアの削減に最適な SmartConnect IP は 1x1 のカップリングや機能変更にも有効

ビデオ処理/画像処理 IP

  • SDI Subsystem にネイティブ ビデオ インターフェイス モードでの 12bpc および HFR のサポートを追加
  • MIPI CSI Transmitt Subsystem に raw16 および raw20 のカラー フォーマット サポートを追加
  • ビデオ ミキサーに BT.709 および BT.601 を選択するオプションを追加
  • HDMI2.0 Subsystem に 32 チャネル オーディオと 3D オーディオのサポートを追加

合成

  • XDC 制約で HDL 属性を上書きできるため、HDL ソースコードを変更しなくても合成ビヘイビアーを変更できる
  • 同じデザイン内で言語が異なるジェネリックやパラメーターを受け渡しできる機能により、異なる言語で記述されたデザインを再利用および統合可能
  • 関数呼び出しに対応するツール パフォーマンスが大幅に改善。すべての言語に対して改善されている
  • 新しい指示子の Logic Compaction は、最小限のロジックリソースを使用して低精度の演算機能を実装
  • 特定リソースの使用率が高くなることを回避するため、異なるリソース タイプを使用してアレイのバランスをとることにより、メモリ マップ機能を大幅に改善

インプリメンテーション

Dynamic Function eXchange (DFX)​

  • ネストされた DFX により、ユーザーは 1 つの動的領域内に複数の動的領域を配置でき、DFX の柔軟性がさらに向上
    • UltraScale および UltraScale+ をサポート
    • プロダクション ステータス、プロジェクト サポートなし
  • 利点
    • 容易な検証
    • データセンター カードの動作時間
    • 細かい粒度
  • パーシャル リコンフィギュレーション (PR) 関連のすべての既存 IP は、Dynamic Function eXchange という名称の同等 IP に置き換え
    • 機能性は同じであり、PR から DFX への簡単にアップグレード可能

インプリメンテーション デザイン フロー

  • Pblock はデフォルトで SOFT
  • 例外: DFX Pblock にはハード バウンダリが定義されているため、SOFT で利用できない
  • 利点
    • Pblock バウンダリの外側にロジック セルを配置すると、デザインの性能を向上させることができる (配線長の短縮、密集の緩和)

デザイン解析およびタイミング クロージャ​

  • Report QoR Suggestions 機能により、最大 3 つのカスタム ストラテジを予測して性能を向上させる
    • デフォルトや Performance_Explore よりも優れた結果を得る可能性が高い
    • コンパイルやさまざまなストラテジにかける時間を短縮できる
    • report_qor_assessment (RQA) を実行して、デザインがストラテジの予測を満たしているかを確認
  • Report_ram_utilization レポートが改善され、より適切な情報を提供
    • メモリ リソースのトレードオフ
    • 非効率な DRAM を特定
    • 最適化後のレポートを確認
    • 消費電力あたりの性能を評価

電力解析

  • Vivado で電源レールごとのレポート機能をサポート
    • 消費電力レポートでは、レールと電源の両方において、電流バジェットに対する総電流量を計算する
    • 電源レールの定義はボード ファイルに含まれる
  • レール レポートは Alveo U50 もサポート
2019.2

デバイス サポート

次のデバイスは、プロダクション ステータスになっています。

  • Virtex UltraScale+ HBM: XCVU31P、XCVU33P、XCVU35P、XCVU37P

インストールおよびライセンス取得

  • すべてのザイリンクス ツールをより簡単にインストールするため、ザイリンクス統合インストーラーを導入しています。単一の統合インストーラーで、Vitis、Vivado、クラウド運用向けのオンプレミス インストール、Bootgen、Lab Edition、ハードウェアサーバー、Document Navigator など、すべてのザイリンクス ツールをインストールできます。

IDE の機能強化

  • テキスト エディターの次世代 Linter (Sigasi ベース)​​
    • 構文チェックの改善
    • オートコンプリート
    • 定義に移動
    • 使用箇所の検索
    • オート フォーマット/インデント
    • プロジェクト設定で有効化

Model Composer

  • ベクトル信号の次元サポートが改善: デザイン内のベクトル [N] 信号を処理するためのコード生成インフラが改善され、性能が向上。
  • ベクトル パラメーター用に強化された Constant ブロック: Simulink ライブラリの Constant ブロックと同様に、ベクトル パラメーターを 1 次元として解釈するオプションをサポート。
  • 最適化された DSP ブロックを含む新しいサンプル デザイン
    • 2D-FFT で MRI 画像の再構成
    • FIR ブロックを使用したローパス フィルター デザイン
    • FIR ブロックを使用した画像平滑化フィルター
  • C/C++ 関数のインポート機能が強化: 診断ビューアーに表示されるエラー/警告メッセージが改善され、カスタム コードのトラブルシューティングが強化。
  • IP カタログ エクスポート タイプの IP プロパティをカスタマイズ: 合成されたデザインから、パッケージ化されている IP の名称、バージョン、ハードウェア記述言語 (VHDL または Verilog) などの IP プロパティを指定。
  • [Device Chooser] の検索機能: Model Composer Hub ブロックの [Device Chooser] ダイアログ ボックスを使用し、条件に基づいてデバイスとボードをすばやく検索。
  • マルチチャネル処理をサポートする FIR ブロック: FIR ブロックの機能強化により、マルチチャネル フィルタリング動作の場合、独立したデータ チャネルとして入力信号の列を処理。
  • サポートされる MATLAB バージョン: R2018a、R20187b、R2019a

IP インテグレーター

  • Versal サポートおよび IP を使用する場合の GT ウィザードでのブロック オートメーション。1 つの GT クワッド内に複数の IP プロトコルを使用可能。
  • ネットやブロックの非表示または色分け機能により、ブロック図の見やすさが向上。

IP の機能強化

  • SmartConnect の機能強化​
    • 新しいエリア最適化機能により、より小さなスイッチ コンフィギュレーションが可能
    • LinkBlaze トポロジをサポート
    • SystemC モデルを利用可能
  • UltraScale+ デバイス用 URAM Readback/Writeback IP
    • デバッグにおける URAM データへのアクセス問題を解決
    • データの初期化が可能
  • HBICAP
    • エンベデッド プロセッサが、内部コンフィギュレーション アクセス ポート ( ICAPEx) を介して FPGA コンフィギュレーション メモリにアクセス可能
    • 動作中にユーザーが回路機能を変更可能
  • FIR コンパイラ
    • Versal の最適化により、DSP58 の新機能と広帯域バスが実現
  • 離散フーリエ変換 (DFT)
    • 5G 向けに機能強化
    • 38.211 に対応するために、すべてのポイント サイズをサポート
    • 2019.2 に非同期リリース (EA のみ)
  • LTE ダウンリンク チャネル エンコーダー
    • バグ修正: 特定サイクルで tvalid 入力がディアサートされた場合に誤ったビヘイビアーが生じる問題を修正
  • ビデオおよびイメージ IP
    • MIPI DSI TX: 2.5Gb/s DPHY および DCS ロング パケットのサポートを追加
    • MIPI CSI RX: レジスタ インターフェイスの削除による新しいリソース最適化オプション
    • Spartan 701 ベース MIPI CSI RX to DSI TX アプリケーションのサンプル デザイン
    • DisplayPort Subsystem: HDCP2.2 サンプル デザイン
    • SDI Subsystem における YUV 444 のサポートを追加

RTL 合成

  • SystemVerilog 仮想インターフェイスをサポート
  • VHDL 言語サポートを強化​
    • TIME 物理タイプをサポート​
    • 機能のコンパイル時間が短縮
    • エラー処理が改善
  • XPM_MEMORY​
    • 非対称 RAM の出力レジスタに非同期リセット
    • ブロック RAM と UltraRAM の両方でサポート
  • MARK_DEBUG ピンを使用してインスタンスを最適化​
    • 以前は DONT_TOUCH として扱われていた
  • SRL へのマップを有効にするため、レジスタ パイプラインの制御セットをリタイミング

インプリメンテーション

  • Dynamic Function eXchange (DFX)
    • パーシャル リコンフィギュレーション (PR) は、DFX ソリューション ソリューションの一部​
      • DFX には、シリコン機能、Vivado デザイン フロー、パーシャル リコンフィギュレーション IP など、その他多くの機能が含まれる
      • 7 シリーズから Versal まですべてのアーキテクチャ
      • 今後のリリースで機能をさらに追加
      • 詳細は、Xilinx.com​​ を参照
    • AXI 広帯域幅 ICAP インターフェイス IP​
      • トランザクションあたり 256 ビートの AXI 読み出し/書き込みバーストをサポート
      • 1 トランザクションあたりのバースト転送数が無制限な読み出し用データパスにオプションの AXI4-Stream マスター インターフェイス
      • メモリ マップド AXI4 スレーブ インターフェイス
      • 最大 230 バイトの書き込みおよび読み出し転送をサポート
      • 資料:PG349
  • インプリメンテーション デザイン フロー
    • Vivado インプリメンテーション デフォルト ストラテジにより、PhysOpt がデフォルトで有効
    • 新しい phys_opt のデフォルト指示子
      • 以前のリリースよりも最適化されたパスが少ない
      • タイミングのずれへの対処にフォーカス
      • 高速ランタイム
    • Physical-Synthesis-in-Placer (PSIP) に LUT 結合による最適化機能が追加
    • opt_design における BUFG/CE パスの新しい最適化
      • クロック スキューが削減し、タイミング クロージャが向上
  • デザイン解析およびタイミング クロージャ​​
    • RQS ストラテジの予測​
      • ML を使用して、上位 3 つの実装ストラテジを予測
      • report_qor_suggestions -strategy
    • RQA (report_qor_assessment)​
      • インクリメンタル コンパイルおよび RQS 実装スト
      • report_failfast サマリを使用して、実装前にデザインの問題点を確認
    • 新しい配線密集性の指標: 密集レベルをより視覚化 (Windows → Metrics)
    • LUTRAM レポートに report_ram_utilization が追加
    • 新しい UltraFast 設計手法で、MMCM 間の安全でない CDC をチェック
  • インクリメンタル コンパイル
    • インクリメンタル インプリメンテーションの指示子​
      • Quick: 最小限のタイミング エフォート レベルで最速ランタイムを達成する
      • RuntimeOptimized: タイミングを維持しながら高速ランタイムを達成する
      • TimingClosure: タイミングを満たす
      • 配置配線の指示子を変更する必要なし​
        • ツールが自動で判断し、インクリメンタルまたは既存の指示子を使用するデフォルト設定で実行
    • インクリメンタル インプリメンテーション フローにより、phys_opt_design 性能が向上​
      • より正確な最適化
      • 全体的に配置配線情報の再利用レベルが向上
    • インクリメンタル合成: デザインの再利用で synth_design オプションの変更が検討される

Vivado シミュレータ

シミュレーション

  • ユーザーが UVM ベースのテストベンチを使用して高品質の検証環境を構築できるように、Vivado Simulator (XSIM) で UVM 1.2 をサポート

 

2019.1

デバイス サポート

このリリースでは次のプロダクション デバイスがサポートされます。

  • 航空宇宙グレード Kintex UltraScale: XQRKU060
  • XA Kintex-7: XA7K160T
  • Virtex UltraScale+ HBM (-3): XCVU31P、XCVU33P、XCVU35P、XCVU37P

Vivado ツール

  • 一般

    • ザイリンクス ツールをインストールする場合にコマンドラインを使用するウェブ インストーラーのサポートが追加され、ユーザー エクスペリエンスと生産性が向上
    • ディスク使用量の最適化により、Vivado ツールのインストール フットプリントを最小限に抑える
    • ザイリンクスは Vivado ツール用 DVD の提供を中止

  • System Generator for DSP

    • 新しい 2 つの SSR (Super-Sample Rate) ブロック: Zynq UltraScale+ RFSoC デバイスを含むザイリンクス デバイス向け SSR (Super-Sample Rate) デザインを構築するための Vector Assert ブロックと Vector Relational ブロックがザイリンクス SSR ブロック ライブラリに追加。SSR デザインおよび新しいブロック ライブラリの詳細は、ユーザー ガイドを参照
    • サポートされる MATLAB バージョン: R2018a、R20187b、R2019a

  • Vivado 高位合成

    • C 関数はブラック ボックスとしてタグ付け可能で、ユーザーが提供する同等の RTL モジュールに置き換えられる
    • 新しい、安定したプラグマ/ディレクティブを使用して配列の複数リーダーをサポートするようにデータフローの適用範囲を拡張可能
    • 並列実行を向上させるために、stream プラグマ/ディレクティブで一連のデータフロー上のピンポン バッファーを指定可能
    • メモリ用に変更した resource プラグマ/ディレクティブによってストレージ タイプとレイテンシの指定が可能
    • スループットを向上させるために、ap_ctrl_none を設定してデータフロー領域のスコープを指定
    • C ライブラリ
      • C++ テンプレートの SSR (super sample rate) FFT 関数。各クロック サイクルで複数のデータ サンプル (整数/固定小数点) をサポートするシストリック アーキテクチャ
      • xfOpenCV による OpenCV サポート強化 (リリース ノート)
      • すべての Math.h 関数は、固定小数点データ型用にネイティブに最適化される

  • RTL 合成

    • パッケージのジェネリック、エンティティのジェネリック型、およびジェネリックの関数など、VHDL-2008 の機能を追加
    • Vivado プロジェクトでオプションの自動インクリメンタル モードを使用してインクリメンタル合成が可能

  • Model Composer

    • DSP ブロック ライブラリ: Model Composer で信号処理アルゴリズムを設計および実装するための新しい FFT、IFFT、および FIR ブロックを利用可能
    • スループット制御の機能強化: スループット制御用に広範なブロックがサポートされている。サポートされているブロックを使用してデザインを構築し、その後、デザインに構造を変更することなくインプリメンテーションのスループット要件を制御可能
    • ストリーミング データをサポートするその他のブロック:ストリーミング データの動作をサポートする広範なブロックセットを使用して、高スループット要件に対応するアルゴリズムを設計および実装。例: Look-up Table、Delay、Matrix Multiply、Submatrix
    • C/C++ 関数のインポートで Complex 型のサポート強化: Std::complex に加えて、hls::x_complex 型を使用する関数のインポートをサポートできるようになり、カスタム ブロック内の複素数信号のサポートを拡張。
    • C/C++ 関数のインポート機能が強化: xmcImportFunction コマンドを使用して、デザイン用のカスタム Source ブロックを作成
    • 信号の次元 (Row-Matrix および Column-Matrix) のサポートが改善: デザイン内の Row-Matrix [Nx1] および Column-Matrix [1xN] 信号を処理するためのコード生成インフラが改善され、性能が向上する。
    • サポートする MATLAB バージョン: R2017a、R2017b、R2018a

  • インタラクティブな設計環境

    • プロジェクト サマリ ダッシュボードに新しい run が自動で追加
    • レポート形式として「Save As」機能

  • ボード フローとサンプル デザイン

    • GUI でワンクリックするだけで、Github から直接サードパーティのボードをダウンロードしてインストール
       
  • Vivado シミュレータ

    • SystemVerilog の機能カバレッジとレポート生成 (.txt または .html) のサポート
    • コンカレント領域におけるプロパティおよびシーケンスでのアサーションをサポート
    • 制約におけるランダム化のサポート強化、新しいプロトコル インスタンス ウィンドウでデザインの AXI インターフェイスを表示
    • ブロック図の Mark Simulation 機能を使用して波形図に AXI インターフェイスを直接追加
       
  • IP セキュリティ

    • デザイン内の暗号化されているブロックは、回路図ビューアーおよび階層ビューアーでは非表示になる。オン/オフを切り替えできる新しい xilinx_schematic_visibility が追加され、デフォルト動作を変更
    • 定期的なセキュリティ アップデートの一環として Xilinx Vivado 公開鍵を更新
       
  • インプリメンテーション

    • 新しい AXI Regslice IP は、高速で SLR を横断し、パイプラインを自動挿入
      • Virtex UltraScale+ HBM デザインの性能向上 (最大 450MHz)
      • すべての UltraScale および UltraScale+ デバイスに対して有効
      • カスタム バスおよびインターフェイスに利用できるプロパティ ベースのメカニズム
    • 配置実行中にファンアウトの大きいネットを物理的にすばやく最適化。
    • 自動で SLR 間をまたぐレジスタの使用法が適用され、性能を向上させて安定した QoR を可能にする
    • [Report Methodology] 機能は、タイミング例外の多いデザインで最大 2 倍の速さで動作
    • Opt_design は、 SRL シフト レジスタ プリミティブとレジスタ チェーンを切り替えるための SRL 再マップ オプションを追加。これにより、使用率と性能の最適化が可能。

  • 制約および解析

    • Soft Pblock: Pblock 境界をソフトウェアに実装することで、必要に応じてセルを移動することで性能を向上
    • SLR Pblock: Pblock の範囲は、SLR を使用してより簡単に定義可能。
    • Report_methodology コマンドは、新たにタイミング関連のメソドロジ チェックを追加
    • report_qor_suggestions (RQS) からの提案がオブジェクト ベースとなり、インプリメンテーション フロー コマンドによって自動的に適用
    • Report_ram_utilization コマンドが再構築され、希薄性やタイミングの重要性に関するより有効な統計データを提供

  • 電力解析

    • UltraScale+ XPE には、Zynq UltraScale+ RFSoC Gen 3 デバイスの電力解析用により詳細な RF データコンバーターの設定がある。
    • UltraScale+ XPE には、HBM 電力解析用にシステム レベルのパラメーターを入力するための HBM ウィザードが追加され、対応するスプレッドシートのエントリが自動的に生成される

  • Vivado デバッグ

    • IBERT GTM: PAM4 および NRZ 変調を使用して 9.8Gb/s から最大 58Gb/s で動作する GTM トランシーバーが、GTM およびシリアル I/O アナライザー用の IBERT デザインでサポートされる。PAM4 シグナリングによる前方エラー訂正 (FEC) モードは、160 ビットデータ幅モードで、内部 PRBS パターンで提供 (NRZ に対する FEC サポートなし)。その他、アイ スライサー、ヒストグラム、およびさまざまなリンクの S/N 比情報に対して新しいプロット機能を提供。
    • Busplot Viewer: Logic Analyzer に DSP および RF アプリケーションをデバッグするための Busplot Viewer 機能が追加。これにより、ユーザーは、時間やサンプルに対するプローブ値およびその他のプローブ データに基づいてさまざまなグラフを描画可能。この機能では、同じプロット上に複数のグラフを描画できるだけでなく、任意の信号を選択して X 軸と Y 軸のデータとして使用することも可能。
    • HBM Monitor: HBM デザインの状態と性能を監視するための新しいメモリ デバッグ機能。メモリ キャリブレーションデ バッグと同様に、HBM Monitor のダッシュボードには、HBM メモリ モジュールのキャリブレーション ステータスや静的温度と共にさまざまなスループット情報が表示され、さまざまなチャネルのアクティビティを監視可能。
    • RF Analyzer: ZU+ RFSoC デバイスをデバッグするための RF Analyzer ツールが利用可能。主にユーザー ボード上で使用され、高周波アプリケーションにおけるボードの性能を確認するのに有効。RF Analyzer は、RFSoC 評価ツールと同様の基本的な GUI を提供し、多くの類似する機能を提供するが、ボードには依存しない。特定のボード実装情報を必要としない RF Analyzer は、DDR RAM の代わりに BRAM バッファーを使用。ユーザーは必要に応じて (ボードが必要とする場合) 外部 PLL を設定する必要があり、ホスト PC とターゲット ボード間は JTAG を介して通信する。
  • IP

    • 新しい 50G RS-FEC (544,514): 外付けの bitmux チップを追加する場合、PAM-4 アプリケーションを有効にするために 5G 無線アプリケーションに使用される
    • Integrated UltraScale/UltraScale+ 100G Ethernet Subsystem: 規格ベースのインターフェイスを可能にする新しいオプションの AXI データ バス インターフェイス
    • 10G/25G Ethernet Subsystem、40G/50G Ethernet Subsystem、Integrated UltraScale/UltraScale+100G Ethernet Subsystem、USXGMII、1G/10G/25G Ethernet Switching Subsystem: 選択した機能に基づいて統計ロジックを作成することにより、サイズが最適化された統計カウンター
    • Video and Imaging IP: ビデオ処理コアは 8K30 解像度のサポートを追加。ビデオ ミキサーは 16 層の混合を追加。Framebuffers は 12 および 16bpc のサポートを追加
    • SmartConnect: 特に小規模構成や AXILite エンドポイントでエリア効率が向上
    • AXI Bram Controller: シングル ビート トランザクションの性能向上。読み出しレイテンシを設定することで厳しいタイミング マージンに対応可能
  • パーシャル リコンフィギュレーション

    • すべての Vivado エディションでパーシャル リコンフィギュレーションのライセンスは不要

2018.3

今すぐ Vivado Design Suite 2018.3 を ダウンロードしてください。サポートは以下のとおりです。

  • Virtex UltraScale+ 58G ES1 デバイス: XCVU27P、XCVU29P
  • Virtex UltraScale+ HBM: XCVU31P、XCVU33P、XCVU35P、XCVU37P

  • Vivado の機能:
    • QoR 向上 - 2018.1 と比較して 3% 高い Fmax、ルーター コンパイル時間は 2 倍高速 (UltraScale+)
    • インプリメンテーション run または run ステップのレポート結果を簡単に比較できる
    • 新しい AXI トランザクション ベースの波形ビューアー
    • 差分ブロック図でバージョン管理が簡単になる
    • QoR 解析レポートで早期にタイミング クロージャ解析が可能
              
  • IP サブシステム/コア:
    • ワイヤレス: 新しい  10G and 25G Radio over Ethernet Framer 
      • eCPRI のサンプル デザイン
      • NGFI IEEE 1914.3 のサポート
    • ワイヤレス (無線): 新しい 25G Time Sensitive Networking (TSN) for 802.1CM
    • ワイヤード (有線): UltraScale+ 58G GTM では 400G200G100G、および 50G Ethernet をサポート
    • HW デバッガーを使用する HBM 解析コックピットを提供
    • Video IP: すべての HLS Video プロセッシング コアのライセンスは無償で、Vivadoと一緒にインストールされます。(VPSS, Video Mixer、Video TPG、Frame Buffer WR/RD、Gamma LUT、Demosaic, VTC、 Scene Change detection および Multi output scaler 用の2つの新規コア)
       
  • エンベッデド ソフトウェア:
    • スタンドアロンの XSCT インフラへ切り換え可能な PetaLinux
    • より堅牢なマルチメディア インフラストラクチャ (オーディオ サポートを含む)
    • 新しいライセンスではデバイス制限がない
    • Xen Hypervisor が Xen 4.11 へアップグレード
    • MicroBlaze で 64 ビット メモリ アドレッシングをサポート
  • 量産向けデバイス:
    • 防衛グレード Zynq UltraScale+ RFSoC: XQZU21DR (-1M)、XQZU28DR (-1M、-1、-1LV、-1L、-2)
    • 防衛グレード Zynq UltraScale+ MPSoC: XQZU3EG (-1M、-1、-1LV、-1L、-2)、XQZU9EG (-1M、-1、-1LV、-1L、-2)