DVB-S2 LDPC/BCH Decoder/Encoder
- パーツ番号: CREONIC_CODING_DVB_S2
- ベンダー: Creonic GmbH
- Partner Tier: Elite Certified
製品説明
Because of its capacity-approaching forward error correction, today DVB-S2 is the de-facto standard in satellite communication and other applications. The Creonic DVB-S2 IP core integrates the forward error correction as defined by the standard (including LDPC and BCH decoder).
主な機能と利点
- Compliant with ETSI 302 307 V1.2.1 (2009-08) (DVB-S2).
- Supports ACM, CCM, and VCM modes.
- Support for short blocks (16200 bits) and long blocks (64800 bits).
- Support for all modulation schemes (QPSK, 8-PSK, 16-APSK, 32-APSK).
- Support for all interleaving schemes of all modulation schemes.
- Support for all LDPC and BCH codes as defined by the standard.
- Decoder contains soft-decision demapper, block deinterleaver, LDPC decoder, BCH decoder, and descrambler.
- Design-time configuration of throughput for optimal resource utilization.
- Low-power and low-complexity design.
- Burst-to-burst on-the-fly configuration.
- Faster convergence due to layered LDPC decoder architecture.
- Collection of statistic information (number of modified information bits, number of iterations, decoding successful).
デバイス インプリメンテーション マトリックス
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
| ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証？ | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| KINTEX-7 Family | XC7K410T | -2 | Vivado ML 2022.2 | N | 0 | 56160 | 259 | 7 | 0 | 0 | 270 |
| KINTEX-7 Family | XC7K325T | -1 | Vivado ML 2022.2 | N | 7486 | 19524 | 115 | 19 | 0 | 0 | 215 |
| KINTEX-U Family | XCKU060 | -2 | Vivado ML 2022.2 | 0 | 33351 | 156 | 7 | 0 | 0 | 340 |
IP の品質指標
一般的な情報
| データ作成日 | Aug 07, 2024 |
| 現在の IP リビジョン番号 | 6.1.0 |
| 現在のリビジョンのリリース日 | Feb 19, 2024 |
| 初期バージョンのリリース日 | Jun 01, 2012 |
ザイリンクス カスタマによる製品化
| 製品化をしたザイリンクス カスタマーのプロジェクト数 | 5 |
| 参照資料の有無 | Y |
デリバラブル (成果物)
| 購入可能な IP 形式 | Netlist, Source Code |
| ソース コードの形式 | VHDL |
| ハイレベル モデルの有無 | Y |
| モデル形式 | C, C++, Matlab |
| 統合テストベンチの有無 | Y |
| 統合テストベンチの形式 | VHDL |
| コード カバレッジ レポートの有無 | Y |
| ファンクショナル カバレッジ レポートの有無 | Y |
| UCF の有無 | N |
| 市販の評価ボードの有無 | N |
| ソフトウェア ドライバーの有無 | N/A |
インプリメンテーション
| ザイリンクス製品向けのコード最適化の有無 | Y |
| 一般的な FPGA 最適化技術 | Instantiation |
| カスタムの FPGA 最適化技術 | None |
| サポートされる合成ソフトウェア ツール/バージョン | Xilinx XST / 14.x; Xilinx XST / 13.x |
| スタティックタイミング解析実施の有無 | Y |
| AXI インターフェイス | AXI4-Stream |
| IP-XACT メタデータの有無 | N |
検証
| 資料検証計画の有無 | No |
| 試験方法 | Both |
| アサーション | Y |
| 収集したカバレッジ メトリック | Functional, Code |
| タイミング検証実施の有無 | N |
| タイミング検証レポートの有無 | N |
| サポートされるシミュレーター | Other / Aldec RivieraPRO |
ハードウェア検証
| FPGA 上で検証済み | N |
| 業界標準コンプライアンス テストに合格 | N |
| テスト結果の有無 | N |