Image Signal Processing (ISP) Pipeline

  • パーツ番号: logiISP
  • ベンダー: Xylon d.o.o.
  • Premier Partner

製品説明

The logiISP-UHD Image Signal Processing Pipeline IP core is an Ultra High Definition (UHD, including 4K2K) ISP pipeline designed for digital processing and image quality enhancements of an input video stream in embedded designs based on Xilinx MPSoC, SoC and FPGA devices. The logiISP-UHD IP core accepts diversely formatted video inputs generated by different sensors and removes defective pixels, de-mosaics Bayer encoded video, makes image color and gamma corrections, filters the noise from the video, collects video analytics data for various control algorithms and manipulates video data formats and color domains. In addition to the standard IP core deliverables, Xylon offers licensable Auto White Balancing (AWB) and Auto Exposure (AE) processor-based control algorithms that work with the video analytics data collected by the ISP pipeline.

The logiISP IP core can be easily combined with the logiHDR High Dynamic Range (HDR) Pipeline IP core into advanced video processing pipeline capable to extract the maximum detail from high contrast scenes, i.e. scenes with objects highlighted by a direct sunlight and objects placed in extreme shades.


主な機能と利点

  • Complete and configurable Ultra High Definition ISP pipeline
  • Digitally processes and enhances the quality of an input video stream and collects video statistics data
  • Evaluation IP core and the bit-accurate C model available on request
  • IP deliverables include the software driver, documentation and technical support
  • Configurable ISP blocks: Defective Pixel Correction, Color Filter Array Interpolation, Image Statistics, Image Enhancement, Color-Space Converters and others
  • Supports resolutions up to 7680x7680, including 4K2Kp60 (3840x2160)
  • Input video formats: Raw Bayer, RGB and YCrCb; 8/10/12-bit per pixel
  • Parallel pixel processing of 1, 2 or 4 pixels per clock
  • Video input and output are ARM AMBA AXI4-Stream protocol compliant
  • Fee-based license extension for the AWB&AE

主な資料

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
Zynq-UP-MPSoC Family XCZU9EG -2 Vivado 2020.1 Y 0 11996 30 48 0 0 320
VERSAL_AI_CORE Family XCVC1902 -2 Vivado 2020.1 Y 0 12767 30 48 0 0 250
Zynq-7000 Family XC7Z045 -2 Vivado 2020.1 Y 0 12100 30 51 0 0 150

IP の品質指標

一般的な情報

データ作成日 Feb 07, 2022
現在の IP リビジョン番号 3.0
現在のリビジョンのリリース日 Mar 10, 2021
初期バージョンのリリース日 Dec 09, 2014

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 15
参照資料の有無 N

デリバラブル (成果物)

購入可能な IP 形式 Netlist
ソース コードの形式 VHDL
ハイレベル モデルの有無 Y
モデル形式 C
統合テストベンチの有無 N
コード カバレッジ レポートの有無 N
ファンクショナル カバレッジ レポートの有無 N
UCF の有無 N
市販の評価ボードの有無 Y
ボード上で使用した FPGA Zynq UltraScale+ MPSoC
ソフトウェア ドライバーの有無 Y
ドライバーの OS サポート no OS

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 Y
一般的な FPGA 最適化技術 Inference, Instantiation, UltraFast Design Methodology
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Xilinx XST
スタティックタイミング解析実施の有無 N
AXI インターフェイス AXI4-Stream, AXI4-Lite
IP-XACT メタデータの有無 Y

検証

資料検証計画の有無 Executable and documented plan
試験方法 Both
アサーション Y
収集したカバレッジ メトリック Assertion
タイミング検証実施の有無 Y
タイミング検証レポートの有無 N
サポートされるシミュレーター Mentor ModelSIM

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム logiISP-ZU-GMSL2 HDR ISP Evaluation Kit
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N