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PCI Express DMA Back-End Core (NWL)

製品説明

The Northwest Logic DMA Back-End Core provides high-performance, scatter-gather DMA operation in a flexible fashion. This enables the core to be easily integrated and used in a wide variety of DMA-based systems. Using the core eliminates the need for the user to implement their own DMA design, significantly reducing development time and risk.

Note: Utilization numbers provided in the 'IP Implementation and Quality Metrics' tab is for a x1 lane DMA Back-End Core implementation


主な機能と利点

  • Utilization numbers provided in the IP Implementation and Quality Metrics are for a x1 lane PCIe implementation
  • Provided with a PCI Express Testbench
  • Works with Xilinx PCI Express hard cores and Northwest Logic soft PCI Express cores
  • Fully hardware validated
  • Supports host-based and local descriptors
  • Supports Packet/Block and Addressed/Non-addressed transfers
  • Provides maximum DMA throughput in both System->Card and Card->System directions
  • Also available with AXI user interface
  • Companion Windows and Linux DMA Drivers available
  • Can be configured with multiple independent DMA Engines
  • Provides high performance, scatter-gather DMA operation

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
KINTEX-7 Family XC7K325T -1 Vivado 2018.3 Y 2794 7412 3 0 0 0 250

IP の品質指標

一般的な情報

データ作成日 Jan 11, 2019
現在の IP リビジョン番号 4.24
現在のリビジョンのリリース日 Jun 07, 2016
初期バージョンのリリース日 Jul 07, 2007

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 283
参照資料の有無 Y

デリバラブル (成果物)

購入可能な IP 形式 Netlist, Source Code
ソース コードの形式 Verilog
ハイレベル モデルの有無 N
統合テストベンチの有無 Y
統合テストベンチの形式 Verilog
コード カバレッジ レポートの有無 Y
ファンクショナル カバレッジ レポートの有無 Y
UCF の有無 UCF
市販の評価ボードの有無 Y
ソフトウェア ドライバーの有無 Y
ドライバーの OS サポート Windows, Linux

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 Y
一般的な FPGA 最適化技術 Inference
カスタムの FPGA 最適化技術 Optimized levels of logic for FPGA operation
サポートされる合成ソフトウェア ツール/バージョン Xilinx XST / All; Synplicity Synplify / All; Mentor Precision / All
スタティックタイミング解析実施の有無 Y
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 Yes, document only plan
試験方法 Both
アサーション N
収集したカバレッジ メトリック Code, Functional
タイミング検証実施の有無 Y
タイミング検証レポートの有無 Y
サポートされるシミュレーター Mentor ModelSIM / All; Xilinx lSim / All; Cadence NC-Sim / All; Cadence IUS / All; Mentor Questa / All; Synopsys VCS / All; Other / ALdec RiveraPro/Active-HDL; Other / Synapticad Verilogger

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム multiple platforms
業界標準コンプライアンス テストに合格 Y
特定コンプライアンステスト PCI-SIG Compliance Workshop
テスト実施日 Nov 19, 2008
テスト結果の有無 Y
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