製品説明
7 シリーズ FPGA GTH トランシーバー用のカスタマイズ可能な LogiCORE™ IP ChipScope™ Pro Integrated Bit Error Ratio Test (IBERT) コアは、GTH トランシーバーを評価および監視するために設計されています。このコアには、FPGA ロジックにインプリメントされるパターン ジェネレーターとパターン チェッカが含まれ、GTH トランシーバーのポートや DRP 属性へアクセスできます。さらに、通信ロジックが組み込まれているため、ランタイム中に JTAG 経由でデザインにアクセスできます。このコアは、ドキュメントに記載のとおり、内蔵型またはオープン デザインとして使用できます。
主な機能と利点
- Vivado™ シリアル I/O アナライザー ソフトウェアと IBERT コア間に通信経路を提供します。
- 7 シリーズ FPGA GTP トランシーバー数をユーザーが指定可能
- トランシーバーは、目的のライン レート、基準クロック レート、基準クロック ソース、およびデータ パス幅に合わせてカスタマイズ可能
- ピンまたは有効な GTH トランシーバーの 1 つから供給できるシステム クロックが必要
リソース使用率
サポート
主な資料
デフォルト
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タイトル
ドキュメント タイプ
日付