製品説明
7 シリーズ FPGA GTH トランシーバー用の LogiCORE™ IP Integrated Bit Error Ratio Test (IBERT) はカスタマイズ可能なコアで、GTH トランシーバーの評価および監視のために使用できます。このコアには、FPGA ロジックにインプリメントされたパターン ジェネレーターおよびパターン チェッカのほか、MGT ポートと DRP 属性へのアクセスが含まれます。 さらに、通信ロジックも組み込まれているため、ランタイム中に JTAG 経由でデザインにアクセスできます。このコアは、ドキュメントに記載のとおり、内蔵型またはオープン デザインとして使用できます。
主な機能と利点
- Vivado® シリアル I/O アナライザー ソフトウェアと IBERT コア間に通信経路を提供します。
- 7 シリーズ FPGA GTP トランシーバー数をユーザーが指定可能
- トランシーバーは、目的のライン レート、基準クロック レート、基準クロック ソース、およびデータ パス幅に合わせてカスタマイズ可能
- ピンまたはイネーブルになった GTZ トランシーバーの 1 つから供給されるシステム クロックが必要
リソース使用率
サポート
主な資料
デフォルト
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タイトル
ドキュメント タイプ
日付