PLBv46 to PCI Full Bridge

  • パーツ番号:
    • EF-DI-PCI32-SP-PROJ
    • EF-DI-PCI32-IP-SITE
    • EF-DI-PCI-AL-SITE
    • EF-DI-PCIX64-VE-SITE
  • ライセンス: Core License Agreement
概要

製品説明

PLBv46 to PCI Full Bridge デザインは、ザイリンクス PLB と 32 ビットのリビジョン 2.2 に準拠した PCI (Peripheral Component Interconnect) バス間にフル ブリッジ機能を提供するデザインです。

PCI32 コアは PCI バスとのインターフェイスを提供します。LogiCORE™ IP PCI32 コアの動作の詳細は、ザイリンクス LogiCORE IP PCI32 インターフェイス v3 および LogiCORE PCI32 Interface v4 の製品ガイド、またはザイリンクス LogiCORE IP PCI v3.0 および v4.1 のユーザー ガイドをご覧ください。

ホスト ブリッジ機能 (ノース ブリッジ機能とも呼ばれる) はオプション機能です。コンフィギュレーションの読み出し/書き込みの PCI コマンドは、ブリッジの PLB 側から実行可能です。PLBV46 PCI Bridge は、32 ビット/33MHz PCI バスのみをサポートします。

PLBV46 PCI Bridge デザインには、ユーザーが指定できるパラメーターがあるため、各アプリケーションに最適なブリッジを設計できます。パラメーター指定可能な機能および PCI コマンドのサポートにおける例外については、データシートを参照してください。

PCI32 LogiCORE IP コアのライセンスをお持ちのすべての方にご利用いただけます。


主な機能と利点

  • 独立した SPLB、MPLB、および PCI クロック
  • 33MHz、32 ビットの PCI バスをサポート
  • 2 組の FIFO を使用して、マスター PLBV46 IPIF モジュールとスレーブ PLBV46 IPIF モジュールを有効活用
  • リモートの PCI イニシエーター トランザクション用マスター IP モジュール
  • リモートの PLB マスター トランザクション用スレーブ IP モジュール
  • PLBV46 IPIF スレーブには、読み出しデータ フェーズ動作と書き込みデータ フェーズ動作の完了時間を制限するタイマーがあります。タイマーの制限時間が過ぎると、Sl_MErr 信号がアサートされます。詳細は、PLBV46 IPIF 製品ガイドを参照してください。
  • フル ブリッジ機能
    • リモート PCI ターゲットへの PLB マスター読み出しおよび書き込み (シングルおよびバースト)
    • リモート PLB スレーブへの PCI Initiator による読み出しおよび書き込み (シングルおよびバースト)
    • I/O 読み出しコマンドおよび I/O 書き込みコマンドは、関連するメモリ識別パラメーターで指定された PCI I/O 空間への PLB マスター読み出し/書き込みに対してのみサポートされます。PLB 側のすべてのメモリ空間は、PCI センスのメモリ空間として指定されているため、I/O コマンドを使用して PLB 側のメモリへアクセスできません。
    • コンフィギュレーションの読み出しと書き込みをサポート
    • PCI Memory Read Line (MRL) コマンドをサポート
    • PCI Memory Write Invalidate (MWI) コマンドをサポート
    • 固有の PCI メモリ空間を備えた最大 3 個の PCI デバイス (PCI コンテキスト内の BAR) をサポート
    • 非対称 FIFO (バースト転送のサポート、必要に応じて転送を再度実行するバックアップ機能)
    • PCI バスの動作を監視するための PCI モニター出力

サポート

資料
デフォルト デフォルト タイトル ドキュメント タイプ 日付