RAM-based Shift Register

Overview

製品説明

ザイリンクス LogiCORE™ の RAM-based Shift Register IP は、ザイリンクス FPGA デバイスにあるスライス LUT の SRL16/SRL32 モードを使用して、高速かつ小型の FIFO 型レジスタ、遅延ライン、およびタイム スキュー バッファーを生成します。SRL16/SRL32 でシフト レジスタをインプリメントすることによって、リソースと消費電力の効率化が実現します。この IP は、固定長および可変長のシフト レジスタをサポートしています。


主な機能と利点

  • 入力データ幅 : 1 ~ 256 ビット
  • シフト レジスタの深さ : 1 ~ 1088 (固定長)、1 ~ 1024 (可変長)
  • オプションで出力レジスタを指定できるすべてのモードでスピードまたはリソースを最適化
  • リソース使用率を即座に概算

リソース使用率


サポート

Documentation
デフォルト デフォルト タイトル ドキュメント タイプ 日付