製品説明
4G、5G、DOCSIS3.1 ケーブル アクセスなどの現在および今後新たに登場する高データ レート アプリケーションでは、伝送の信頼性がシステム全体の品質を支える主な成功要因となります。高性能な Soft-Decision FEC (1Gbps 以上) は、このようなシステムを非理想的な環境下で機能させるために不可欠な構築ブロックです。
SD-FEC (Soft-Decision FEC) 統合ブロックは、LDPC (Low Density Parity Check) のデコード/エンコードおよびターボ符号デコードをサポートします。使用される LDPC 符号は柔軟に構成可能であるため、使用される特定の符号はコードワード単位で指定できます。
主な機能と利点
- いずれかに構成可能:
- 顧客が指定した一連の QC (Quasi-Cyclic) 符号の LDPC デコード/エンコード、または
- LTE で使用される符号のターボ デコード
- オーダーの最大スループット :
- 1.78 Gb/s Turb デコード (6 イテレーション)
- 3.03Gb/s LDPC デコード (8 イテレーション)
- 20.34Gb/s LDPC エンコード
- スケーラブルな実装
- 1 つのデバイスに複数のインスタンシエーション (すべてのコアが LDPC モードと Turbo モードで同時にサポートされているわけではない)
- 高帯域幅 AXI4-Stream インターフェイス
- LDPC 符号のカスタマー プログラミングをサポート
- ソフト IP による実装よりも FPGA リソースを大幅に節約
- システム全体の消費電力を削減しながら、最大 2 倍の性能向上
- 5G 規格に対応するため、パラメーターを動的に最適化して設定可能
IP パフォーマンスおよびリソース使用率のデータ
サポート
デバイス ファミリ:
デザイン ツール:
デフォルト
デフォルト
タイトル
ドキュメント タイプ
日付