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20nm UltraScale デバイス

電力とコストを抑えてより高い性能を実現

ザイリンクスは、UltraScale アーキテクチャや関連する FPGA ファミリおよび 3D IC を使用して 20nm の価値をさらに増大します。チップ レベルであらゆる特質を考えた場合、また複数のチップをより少ないチップまたはシングルチップに統合するシステム レベルで考えた場合でも、28nm から 20nm デバイスへの移行には大きなメリットがあることをご理解いただけるでしょう。

パケット処理

UltraScale アーキテクチャは、次世代パケット処理およびトランスポート アプリケーションに対応し、3 倍のシステム性能と統合性をもたらします。

 

 

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波形処理

UltraScale アーキテクチャは、コストが最適化されたフットプリントで消費電力とエリアがこれまでの半分に削減でき、TeraMAC の DSP 性能を実現するため、次世代の波形処理アプリケーションに対応します。 

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画像およびビデオ処理

UltraScale アーキテクチャは、次世代 8K/4K ビデオ処理アプリケーションに対応し、さらに 2 倍のシステム性能と統合性を可能にします。

 

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高性能コンピューティング

UltraScale アーキテクチャは、次世代の高性能コンピューティング アプリケーションに対応し、2 倍のシステム性能と 35% 電力削減を可能にします。

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移行パスとメリット

次の表では、3 つの移行パスにおけるチップレベルおよびシステム レベルで達成可能なメリットを示しています。

移行パス デバイスの移行 システム統合
  • 1 ドルあたりのシステム ロジック セル スループット* は 2.5 ~ 4 倍向上
  • 1 ドルあたりの DSP 帯域幅は 2 ~ 4 倍増加
  • 1 ドルあたりのシリアル帯域幅は 1.5 ~ 3 倍増加
  • 1 ドルあたりの DDR メモリ帯域幅は 2 倍増加
  • 同等性能で消費電力は 25 ~ 45% 削減
  • 1 ドルあたりのシステム性能は最大 3.5 倍向上
  • 1 ワット当たりのシステム性能は最大 2 倍向上
  • システム全体の消費電力は最大 40% 減少
  • BOM コストは最大 60% 削減
  • 1 ドルあたりのシステム ロジック セル スループット* は 20 ~ 35% 向上
  • 1 ドルあたりの DSP 帯域幅 は 25 ~ 120% 増加
  • 1 ドルあたりのシリアル帯域幅は 1.5 ~ 2 倍増加
  • 1 ドルあたりの DDR メモリ帯域幅は 2 ~ 4 倍増加
  • 同等性能で消費電力は 25 ~ 45% 削減
  • 1 ドルあたりのシステム性能は最大 2.5 倍向上
  • 1 ワット当たりのシステム性能は最大 2.5 倍向上
  • システム全体の消費電力は最大 50% 減少
  • BOM コストは最大 60% 削減
  • 1 ドルあたりのシステム ロジック セル スループット* は 25 ~ 50% 向上
  • 1 ドルあたりのシリアル帯域幅は 10 ~ 30% 増加
  • 同等性能で消費電力は 25 ~ 45% 削減
  • インテグレイテッド ブロックによりデバイス サイズが
    最大 33% 小規模化
  • 1 ドルあたりのシステム性能は最大 3 倍向上
  • 1 ワット当たりのシステム性能は最大 2.5 倍向上
  • システム全体の消費電力は最大 50% 削減
  • BOM コストは最大 50% 削減
  • 28G-LR は 1 ドルあたり 2 倍の集積度のポートを駆動
UltraScale アーキテクチャは、Vivado® Design Suite との同時最適化により、デバイス使用率目標 90% を達成します。その結果、競合デバイスと比較して最大 30% のコスト削減が可能になります。
*システムロジック セル スループット = ロジック容量 × ロジック セルの平均的な実現可能速度

Virtex-7 から Virtex UltraScale FPGA へ移行したアプリケーションは、UltraScale デバイスを最大限に活用できるため、プログラマブルなシステム統合、2 倍のシステム レベル性能、半分の消費電力と BOM コストを享受できるほか、チップレベルでは大幅な機能強化を実現できます。

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