ASIC クラスのアーキテクチャをベースとする AMD FPGA 「Virtex™ UltraScale+™」ファミリは、20 TeraMAC 以上の DSP 性能で数百 Gbps の I/O 帯域幅を提供します。最新世代 AMD FPGA で実現できる DSP 性能の鍵となるのは、AMD の DSP スライスとその並列性です。

DSP スライスのアーキテクチャ

UltraScale™ DSP48E2 スライスは、AMD アーキテクチャで 5 世代目の DSP スライスです。

業界一の消費電力と性能を実現するために、この専用 DSP プロセッシング ブロックがフルカスタムのシリコンにインプリメントされるため、乗算累算 (MACC)、乗算加算 (MADD)、または複素乗算などの一般的な DSP 機能を効率的に実装できます。

また、このスライスは、AND、OR、XOR などさまざまなロジック動作を実行する機能も提供します (UG579)。

UltraScale アーキテクチャは、実績ある 7 シリーズをベースとして構築され、機能が強化されたものです。

• よりビット幅の広い乗算器 (27 x 18 ビット)
• Squaring MUX を介して前置加算器の出力を 2 乗できる
• 新しいワイド MUX により、乗算器の後に真の 3 入力加算器が可能

これらの機能強化によって、DSP の性能を重視するアプリケーションでは FPGA ファブリックの消費を抑えてDSP48E2 スライス内で多くの演算を実行できるため、結果的にリソースや消費電力を削減できます。

DSP48E1 (7 シリーズ) スライスと DSP48E2 (UltraScale) スライスの機能比較

主なビデオ:

1. DSP48E2 スライスの Squaring MUX の活用
2. DSP48E2 スライスの Wide MUX フィードバックの活用

ツールとフロー

AMD は、ユーザーの好みに合わせて RTL、C/C++、およびモデルベースのデザイン入力に対応するさまざまなツールを提供しています。この柔軟な設計フローで広範な DSP IP カタログを活用することで、AMD のツールやデバイスの適用がよりスムーズになります。

システム レベル デザインの統合設計環境として Vivado IDE を利用することで、完全なデザインを構築して実装し、デバイスをプログラムするためにそれらのビットファイルを生成できます。

詳細は、ツール、ライブラリ、フレームワークを参照してください。

DSP 性能の測定基準

次の表に 7 シリーズ、UltraScale、および UltraScale+ ファミリの主な DSP 性能の測定基準を示します。SoC デバイスの性能は、ソフトウェア開発者のセクションを参照してください。

注記 :

1. 7 シリーズでのみ使用されるロジック セル
2. 前置加算器を使用した場合、対称フィルターの DSP 性能が 2 倍向上
3. WP486 – 『AMD デバイスでの INT8 に最適化した深層学習の実装』を参照
4. DSP スライスを 3 つ使用する Floating Point Operator コアを使用した場合の半精度浮動小数点の性能
5. DSP スライスを 4 つ使用する Floating Point Operator コアを使用した場合の半精度浮動小数点の性能
6. DSP スライスを 2 つ使用する Floating Point Operator コアを使用した場合の半精度浮動小数点の性能

役に立つ設計手法および情報

AMD FPGA 内の DSP48 スライスを最適かつ効率的に使用するためには、次の資料を参考にして、適切な場所に設計手法を採用する必要があります。

• 累積的リソースとして DSP スライスのユーザー ガイドを利用する (AR68594)
• AMD の LogiCORE DSP48 Macro コアは DSP48 スライスを構成するための簡単なインターフェイスを提供する
• DSP スライスに時分割多重化を使用するとスループットと効率が増加する (AR68595)
• 浮動小数点の場合、AMD はデータ タイプの変換機能 (浮動小数点から固定小数点など) を含む Floating-Point Operator IP コアを提供

AMD は、ソフトウェア開発環境と使い慣れた優れたツール、ライブラリ、設計手法を含む包括的なソリューションを提供しているため、ソフトウェア開発者は AMD FPGA および SOC をターゲットとする開発を簡単に始めることができます。 Vivado High Level Synthesis (HLS)、SDAccel、SDSoC などの抽象レベルの高い開発環境を提供する AMD は、C、C++、OpenCL に対応する GPU と同様の使い慣れたエンベデッド アプリケーション開発とランタイムを提供できます。

AMD の SoC および MPSoC

Zynq UltraScale+ MPSoC および Zynq 7000 ファミリは、単一デバイスに ARM® Cortex® プロセッサとユーザー プログラマブル ロジック (PL) を統合したパワフルなプロセッシング システムを提供します。

アクセラレーションのアプリケーション プロファイリング

SDSoC では、指定したアプリケーションのプロファイリングが可能なため、プログラマブル ロジック (PL) でより効率な動作させるためのハードウェア アクセラレーターを作成できます。FPGA の柔軟性と並列性によって大幅な性能向上を期待できます。また、必要に応じて、プロセッシング システム (PS) でアプリケーションのほかの機能を同時に実行することもできます。

AMD の FPGA や SoC をターゲットにすることによって、多くの DSP およびエンベデッド アプリケーションで、アプリケーションの効率が向上し、消費電力が削減されます。

AMD SoC デバイスの機能および DSP 性能

次の表に、AMD の Zynq7000 SoC および Zynq UltraScale+ MPSoC ファミリの主な機能と DSP 性能の測定基準を示します。SoC 以外のデバイスの性能は、ハードウェア設計者のセクションを参照してください。

注記 :

1. すべての性能計算は、Zynq 7000 SoC で -2 スピード グレード、Zynq UltraScale+ MPSoC で -3 スピード グレード
2. 前置加算器を使用した場合、対称フィルターの DSP 性能が 2 倍向上
3. WP486 – 『AMD デバイスでの INT8 に最適化した深層学習の実装』を参照
4. DSP スライスを 3 つ使用する Floating Point Operator コアを使用した場合の半精度浮動小数点の性能
5. DSP スライスを 4 つ使用する Floating Point Operator コアを使用した場合の半精度浮動小数点の性能
6. DSP スライスを 2 つ使用する Floating Point Operator コアを使用した場合の半精度浮動小数点の性能

AMD SoC および MPSoC の詳細は次のリンクを参照:

• AMD SoC & MPSoC
• AMD ソフトウェア ゾーン296}

プロセッシング サブシステムの DSP

プロセッシング システム (PS) は異なる ARM プロセッシング コアを使用して DSP 処理機能を提供します。

ARM プロセッサの DSP 機能の詳細は次のリンクを参照:

• Cortex-A シリーズ ファミリ
• SIMD および Advanced SIMD (NEON) テクノロジ
• ARM 浮動小数点アーキテクチャ

次のリンクから、役に立つ例を参照できます。

Zynq UltraScale+ MPSoC で、ARM NEON 命令セットを使用する FFT について説明しています。UG1211

Zynq7000 SoC で、Cortex-A9 および ARM SIMD をターゲットとする場合、Xilinx Wiki で次のテクニカル ヒントを提供しています。

• 「Building ARM NEON Library Tech Tip 2014.3」
• 「Running ARM Library Tests Tech Tip 2014.3」

AMD のデータ タイプ サポート

AMD の デバイスでは非常に柔軟にデータ タイプがサポートされています。AMD ツールでは、固定小数点、浮動小数点、および整数のさまざまな精度がネイティブ サポートされており、浮動小数点演算子は、Floating Point Operator IP コアを使用して実装されます。

FPGA に実装される浮動小数点デザインは、固定小数点や整数の実装と比べて、リソースの使用量と消費電力が高くなります。可能であれば固定小数点ソリューションに変換することで、次のような大きなメリットが得られます。

• FPGA リソースが削減
• 消費電力が削減
• コスト削減

浮動小数点から固定小数点へデータ タイプを変換するメリットの詳細は、WP491 を参照してください。

ベンチマーク

以下の表は、AMD のデバイス、つまりプログラマブル ロジック (PL) のファブリックを使用してデザインを加速する場合の少ないアルゴリズムの選択肢とパフォーマンスの向上を示しています。

注記 1: ARM: Quad-core A53 は 1200MHz のRaspberry Pi で動作
注記 2: Nvidia ベンチマークは、Tegra X1 を使用して実行
注記 3: オプティカル フロー (LK) – ウィンドウ サイズ 11x1

注記 1: Cortex-A9 コアは、ARM をターゲットとする Zynq デバイスでのみ使用される
注記 2: TI ベンチマークは、C66 DSP コアを使用して実行

Vivado の System Generator for DSP や Vivado の高位合成などの AMD の高度な設計ツールは、システム設計者や各分野の専門家が新しいアルゴリズムを迅速に評価してデザインの差別化に集中できる、抽象レベルの高い環境を提供します。包括的な AMD DSP ソリューションは、これらのデザインツール、IP、リファレンスデザイン、メソドロジ、およびボードを組み合わせることで、できるだけ短期間にプロダクション デザインを完成させることができます。

Vivado System Generator for DSP

Vivado System Generator for DSP は、従来の RTL 開発にかかる数分の一の時間でプログラマブル ロジックの量産品質 DSP アルゴリズムを定義、テスト、および実装するために、MATLAB や Simulink 環境を利用するモデル ベースの設計ツールです。

ツールが提供するもの:

• 最適化された 100 以上の DSP ブロック (RTL よりシミュレーションが 2 ～ 3 倍高速化する C シミュレーション モデルがある)
• DSP システムの RTL、IP、Simulink、MATLAB、C/C++ コンポーネントが統合
• ビットおよびサイクル アキュレートな浮動小数点/固定小数点シミュレーション
• シミュレーションを高速化し、実際のハードウェア上でアルゴリズムを評価するためのハードウェア協調シミュレーション
• Simulink モデルからパッケージ化された IP や低レベル HDL の自動コード生成
• HDL テストベンチの自動生成 (テスト ベクタを含む)

Vivado System Generator for DSP の詳細は、次のリンクを参照:

• System Generator の概要 (ビデオ)
• Vivado System Generator for DSP を使用したハードウェア協調シミュレーション (ビデオ)
• System Generator for DSP ユーザー ガイド (資料)

Vivado 高位合成 (日本語吹替)

すべての Vivado HLx Edition で無償アップグレードに含まれている Vivado 高位合成により、移植可能な C、C ++、および System C アルゴリズムの仕様を RTL を作成することなく AMD デバイスを直接ターゲットにできます。C/C++ から異なるプロセッサ アーキテクチャへのコンパイラと同様に、HLS コンパイラは C/C++ から AMD FPGA へ同等の機能を提供します。

Vivado HLS の詳細は、次のリンクを参照:

• Vivado HLS 入門 (ビデオ)
• Video 高位合成ユーザー ガイド (資料)