ネットワークおよびシステム間のプロトコルとして広く認識されているイーサネットは、バックプレーンを含むその他のアプリケーションにも適合します。イーサネットは、その柔軟性、信頼性の高さおよび高い性能によって FPGA 設計にしばしば採用されるプロトコルです。
ザイリンクス イーサネット ソリューションの利点
Spartan®-6 FPGA による低コスト 10/100 Mbps アプリケーションから Virtex® UltraScale™ FPGA および UltraScale+™ FPGA による 100G イーサネット アプリケーションまでいかなる開発設計にも、ザイリンクスはイーサネット ソリューションを提供します。
20nm テクノロジ採用の FPGA は、100G イーサネット MAC と PCS の統合ブロック (CAUI-4 モード、CAUI-10 モード、CAUI-4/CAUI-10 切り換え可能モードをサポート) を搭載しています。 16-nm テクノロジでは、ザイリンクスは、Virtex UltraScale+、Kintex® UltraScale+、MPSoC FPGA 用のインテグレイテッド 100G IEEE 802.3bj RS-FEC を 100G Ethernet MAC、PCS に追加しています。
統合された 100G イーサネット MAC の利点
- 設計および検証に伴う負担を軽減
- Free approximately 130K LUTs per 100G Ethernet MAC, PCS and RS-FEC in the FPGA fabric
- ソフト インプリメンテーションと比較して、最大 90% の消費電力削減
開発キットは、実績のある IP コアおよびプロトコルごとの特性評価レポートを含むイーサネット アプリケーションの設計開始に必要なツールをすべて提供します。
ザイリンクス イーサネット ソリューション
| 200G/400G Ethernet | 40G/50G/100G Ethernet | 10G/25G Ethernet | Gigabit Ethernet | 10/100M Ethernet |
| 200G/400G Ethernet | UltraScale+ Integrated 100G Ethernet Subsystem (100G AN/LT) (Integrated 100G RS-FEC) |
10G/25G Ethernet Subsystem |
Tri-mode Ethernet Soft IP (10M - 2500 Mbps) (Ethernet AVB) |
AXI Ethernet Lite |
| UltraScale Integrated 100G Ethernet Subsystem (100G AN/LT) (100G RS-FEC) |
25G RS-FEC | AXI 1G/2.5G Ethernet with optional 1588 Subsystem | USXGMII | |
| 40G/100G EMAC | 10G Ethernet with optional 1588 Subsystem | QSGMII | ||
| 100G KR4/KP4 RS-FEC | 10G Ethernet Time Senstive Networking (TSN) Subsystem | Ethernet 1G/2.5G Ethernet PCS/PMA または SGMII | ||
| 40G/50G Ethernet Subsystem | 10G EMAC | 100M/1G TSN Subsystem | ||
| 50G RS-FEC | 10 Gigabit Ethernet PCS/PMA with FEC/Auto-Negotiation (10GBASE-KR) | USXGMII | ||
| 10 Gigabit Ethernet PCS/PMA (10GBASE-R) | 1G/10G/25G Switching Ethernet Subsystem | |||
| IEEE 802.3 Clause 74 FEC | 1G/10G Ethernet Application Note (XAPP1243) | |||
| USXGMII | ||||
| 1G/10G/25G Switching Ethernet Subsystem | ||||
| RXAUI | ||||
| XAUI |