PCI Express とザイリンクス テクノロジ

高性能かつ低消費電力を可能にする PCI Express 用統合ブロック

概要

PCI Express (PCIe)

PCI Express® (PCIe) は、通信、データセンター、エンベデッド、テスト/測定、防衛など、さまざまな市場の幅広いアプリケーションに対応できる汎用シリアル インターコネクトです。また、ペリフェラル デバイス インターコネクト、チップ間インターフェイス、およびそのほかさまざまなプロトコル規格へのブリッジとしても利用できます。

ザイリンクスは、多くのデバイスで、ハード化したサブシステムとして高性能で低消費電力な PCI Express 用統合ブロックを提供しています。

また、PCI Express 用統合ブロックを活用する PCIe DMA および PCIe ブリッジのハード/ソフト IP ブロック、PCI Express コネクタ付きボード、コネクティビティ キット、リファレンス デザイン、ドライバー、および PCIe ベース デザインの実装を容易にするツールも提供しています。

デバイス ファミリを選択して、各ファミリのザイリンクス PCIe ソリューション ポートフォリオをご覧ください。

Versal PCIe ソリューション

Versal ACAP PCI Express ソリューション

データセンター、通信、エンベデッド アプリケーションでは、PCI Express 仕様に対応できるシステムが求められています。Versal™ アーキテクチャでは複数の接続オプションを利用できるため、開発者は最先端規格に準拠したインターフェイスを活用しながら、競合を凌ぐ高性能製品の開発に注力できます。Versal アーキテクチャに統合された PCI Express ブロックは、完全なソフト IP ソリューションよりも使いやすく効率的で、はるかに優れた性能を提供します。Versal アーキテクチャには、PCIe デザイン向けに 4 つのタイプの統合ブロックがあります。

  • CPM5 - DMA および CCIX Rev. 1.1 を備えた PCI Express Rev. 5.0 用の統合ブロック
  • PL PCIE5 - PCI Express Rev. 5.0 1,2 用の統合ブロック
  • CPM4 - DMA および CCIX Rev. 1.0 を備えた PCI Express Rev. 4.0 用の統合ブロック
  • PL PCIE4 - PCI Express Rev. 4.0 用の統合ブロック

脚注:

  1. 統合ブロックとソフト IP ソリューションを組み合わせて CCIX をサポートします。
  2. 統合ブロックとソフト IP ソリューションを組み合わせて CXL をサポートします。

CPM5、PL PCIE5、CPM4、および PL PCIE4 は、GTYP や GTY トランシーバーと組み合わせて使用することで、仕様どおりのデータ レートでインターフェイスを動作させることができます。1 レーン (Gen1x 1) 構成から規定された最大構成まで 1 レーンあたり 2.5GT/S からの動作範囲をサポートします。たとえば、8 レーン (Gen5x 8) の場合は 1 レーンあたり 32GT/S、16 レーン (Gen4x 16) の場合は 1 レーンあたり 16Gt/s で動作可能です。次の表では、Versal アーキテクチャで使用できる PCI Express 用統合ブロックの特徴をまとめています。現在利用できるデバイス、パッケージ、スピード グレードの組み合わせで有効なリソースおよび機能については、Versal アーキテクチャおよび製品データシート: 概要 (DS950) を参照してください。

サポートする
  Versal アーキテクチャに統合された PCI Express 用ブロック
CPM5 PL PCIE5 CPM4 PL PCIE4

仕様
PCIe Rev. 5.0
CCIX Rev. 1.1
PCIe Rev. 5.0
CCIX Rev. 1.1
PCIe Rev. 4.0
CCIX Rev. 1.0
PCIe Rev. 4.0
最大の PCIe
リンク構成
2 x Gen5x 8
Gen4x 16
2 x Gen4x 8
Gen5x 4
Gen4x 8
Gen3x 16
Gen4x 16
2 x Gen4x 8
Gen4x 8
Gen3x 16
PCIe ポート タイプ
EP、RP、
スイッチ
EP、RP、
スイッチ
EP、RP、
スイッチ
EP、RP、
スイッチ
主な
PCIe 機能
SR-IOV
16PF / 4KVF
SR-IOV
8PF / 4KVF
SR-IOV
4PF / 252VF
SR-IOV
4PF / 252VF
オプションの
統合された DMA
2 x QDMA
(4K キュー)
- 次のうち 1 つを選択:
QDMA (2K キュー)
XDMA
-
CCIX データ レート
および機能
16GT/s、20GT/s
25GT/s、32GT/s
統合キャッシュ
16GT/s、20GT/s
25GT/s、32GT/s
ソフト IP ソリューション
16GT/s、20GT/s
25Gt/s
統合キャッシュ
-

これらのブロック (CPM5、PL PCIE5、CPM4、PL PCIE4) は、少ないリンク構成で使用できるため、コスト重視の製品デザイン、小規模フォームファクターへの対応、ボードの複雑性緩和、消費電力削減が可能になります。また、リンク構成が削減されることで、プログラマブル ロジックのリソース使用率を削減できる場合もあります (これは、統合ブロックの適用拡大に使用するソフト IP の性質に依存します)。CPM5、PL PCIE5、CPM4、および PL PCIE4 は、Endpoint (EP)、Root Port (Rp)、およびスイッチ ポート タイプとして構成できます。

ザイリンクスは、Versal アーキテクチャに統合した PCI Express 用ブロックと検証済みの高性能な DMA/Bridge Subsystem を提供しているため、開発者は付加価値の設計に多くの時間を費やすことができます。DMA/Bridge Subsystem のオプションは次のとおりです。

  • CPM5 は、PCI Express 用のコントローラーを 2 つ統合し、 IP ポートフォリオから QDMA/Bridge Subsystem のインスタンスを 2 つ統合しています。統合された DMA の使用は任意であり、各インスタンスは個別にカスタマイズ可能です。QDMA Subsystem は、大量のデータを低レイテンシで移動させるための拡張性に優れたキューベースの DMA を提供する上、エンタープライズ クラスの製品で必要とされる物理/仮想機能をいくつかサポートします。データ移動には、プログラマブル NoC を使用するメモリマップド方式、またはストリーミング方式を採用して、Versal ACAP の適応型エンジンへ送られます。また、このサブシステムには、AXI インターコネクトへのブリッジ機能も含まれています。
  • CPM4 は、PCI Express 用のコントローラーを 2 つ統合し、またザイリンクス IP ポートフォリオの QDMA/XDMA と Bridge Subsystem のインスタンスを 2 つ統合しています。統合された DMA の使用は任意であり、使用する場合は CPM5 の場合のように QDMA Subsystem として、または XDMA Subsystem として構成可能です。XDMA Subsystem は、低レイテンシで大量のデータ移動を可能にするチャネルベースの DMA を提供します。データ移動には、プログラマブル NoC を使用するメモリマップド方式、またはストリーミング方式を採用して、Versal ACAP の適応型エンジンへ送られます。また、このサブシステムには、AXI インターコネクトへのブリッジ機能も含まれています。
  • PL PCIE5 および PL PCIE4 は、PCI Express 用の個別コントローラーであり、ソフト IP として実装する DMA/Bridge Subsystem と組み合わせて使用します。これらは Vivado® Design Suite の IP カタログから無料で利用できます。

ほとんどの開発者にとって、手軽に利用できるこの高性能 DMA/Bridge Subsystem は、高速データ通信をすばやく構築するためのインフラとして有効です。また、ドライバーやアプリケーション ソフトウェアへの投資を最小限に抑えて、DMA/Bridge Subsystem を独自構築する場合や、エンドアプリケーションの詳細知識を活かして機能をカスタマイズまたは最適化する場合には、統合ブロックに含まれる DMA をバイパスすることも可能です。完全なカスタム ソリューションを実装するため最大限の柔軟性を重視する方には、Vivado IP カタログで PCI Express 用のソフト IP コア PHY を提供しています。これらを使用することで、PCI Express 用のコントローラーを独自開発して、GTYP および GTY トランシーバーへ接続することが可能になります。

UltraScale+ PCIe ソリューション

UltraScale+ PCIe ソリューション

ザイリンクスの 16nm UltraScale+ デバイスには、現在のデータセンター、通信、およびエンベデッド アプリケーションで必要とされている多くの PCI Express 機能が統合されています。UltraScale+ デバイスでは、PCIE4 と PCIE4C の 2 種類の統合ブロックを使用し、その大半は PCIE4 ブロックを使用するデバイスです。

PCIE4 ブロックは、PCI Express Base Specification v3.1 に準拠しており、最大で Gen3 x16 まで対応しています。また、より狭いリンク幅やより低速向けに設定することも可能です。PCIE4 ブロックは、Gen4 動作をサポートしていません。

PCIE4C ブロックは、最大 8.0GT/s (Gen3) に対応する PCI Express Base Specification v3.1、および最大 16.0GT/s (Gen4) に対応する PCI Express Base Specification v4.0 に準拠しています。PCIE4C ブロックは、CCIX Base Specification v1.0 Version 0.9 にも準拠しており、最大スピード 16.0GT/s をサポートしています。PCIE4C ブロックは、Gen3 で最大 16 レーン、Gen4 で最大 8 レーンをサポートしていますが、より狭いリンク幅やより低速に設定してリソースと電力を節約することも可能です。

Virtex UltraScale+ HBM FPGA および Virtex UltraScale+ 58G FPGA などの一部のデバイスには、PCIE4C ブロックのみの場合と、PCIE4 と PCIE4C の両方のブロックがある場合があります。PCIE4C ブロックは、PCI Express と CCIX の両方を実装できますが、PCIE4 ブロックは PCI Express のみとなります。

UltraScale アーキテクチャのすべての PCI Express 用統合ブロックは、エンドポイントまたはルート ポートとして構成できます。ルート ポートは、互換性のあるルート コンプレックスの基盤構築に使用でき、PCI Express プロトコルを使用するカスタムのチップ間通信を可能にしたり、イーサネット コントローラーやファイバー チャネル HBA、NVMe SSD などの ASSP エンドポイント デバイスを FPGA、MPSoC、または RFSoC に接続できます。

Integrated Block for PCI Express IP は、ハードウェア化されており、次をサポートします。

  • 100G アプリケーション向けのネイティブの Gen3x16 インテグレイテッド PCIe ブロック。サポートされている特定のリンク幅およびスピードの詳細は、該当する製品ガイド( PG213PG195PG302 または PG239) を参照してください。
  • Gen4 x8 PCIe の相互運用性は、一部のデバイス (VU19P、VU23P、VU31P、VU33P、VU35P、VU37P、VU45P、VU37P、 VU57P) でサポートされています。これらのデバイスは、PCI Express Base Specification Revision 4.0、バージョン1.0 と互換性があることに注意してください。制限事項の詳細は、製品ガイド PG213 を参照してください。
  • SR-IOV (Single Root I/O Virtualization) で IO リソースを共有するために必要な 4 つの物理機能と 252 の仮想機能をサポート
  • より多くの PCIe 要求に対応するための追加タグで、システム全体の性能が向上
  • MSI-X テーブルの統合
  • 詳細は、製品ガイド (PG213) を参照

その他、ザイリンクスではソフト IP として高性能 DMA およびブリッジ ソリューションを提供しています。

  • ザイリンクスの XDMA IP Subsystem (XDMA の製品ページ) は、量産向け PCIe DMA ソリューションで、多くの顧客に広く採用されています。XDMA は AXI PCIe ブリッジの機能も提供します。詳細は、製品ガイド (PG195) を参照してください。
  • ザイリンクスの QDMA IP サブシステム ( QDMA の製品ページ) は、Vivado 2018.3 で量産リリースされる最新の DMA IP です。QDMA ソリューションはスケーラブルな待ち行列が構築された複数の物理/仮想機能を提供するため、低レイテンシで小さなパケット処理性能を必要とするアプリケーションに最適です。XDMA は AXI PCIe ブリッジの機能も提供します。詳細は、 製品ガイド (PG195) を参照してください。

ザイリンクスは、ソフトウェア化した PHY IPコア ブロックを提供しています。詳細は、製品ガイド (PG239) を参照してください。パートナー企業の Northwest Logic 社と PLDA 社は、ザイリンクスの PHY に準拠するソフト PCIe コアを提供しています。

UltraScale PCIe ソリューション

UltraScale PCIe ソリューション

ザイリンクスの 20nm UltraScale デバイスには、今日のデータセンター、通信、およびエンベデッド アプリケーションで必要とされる多くの PCI Express 機能が統合されています。

Integrated Block for PCI Express IP は、ハードウェア化されており、次をサポートします。

  • 100G アプリケーション向けのネイティブの Gen3 x8 インテグレイテッド PCIe ブロック。サポートされている特定のリンク幅およびスピードの詳細は、該当する製品ガイド(PG054PG055 、または PG195) を参照してください。
  • PCIe 要求に対応する 64 のタグをサポート
  • 複数ベクター MSI (最大 32 ベクター) および MSI-X
  • 詳細は、製品ガイド (PG194) を参照してください。

その他、ザイリンクスではソフト IP として高性能 DMA およびブリッジ ソリューションを提供しています。

  • ザイリンクスの XDMA IP Subsystem (DMA の製品ページ) は、量産向け PCIe DMA ソリューションであり、多くの顧客に広く採用されています。詳細は、製品ガイド (PG195) を参照してください。
  • ザイリンクスの AXI Bridge for PCIe Express は、量産向け IP です。詳細は、製品ガイド PG055 をご覧ください。

*サポートされている特定のリンク幅およびスピードの詳細は、該当する製品ガイド (PG156PG195、またはPG239) を参照してください。

ザイリンクスは、ソフトウェア化した PHY IP コア ブロックを提供しています。詳細は、製品ガイド (PG239) を参照してください。パートナー企業の Northwest Logic 社と PLDA 社は、ザイリンクスの PHY に準拠するソフト PCIe コアを提供しています。

7 シリーズ PCIe ソリューション

7 シリーズ PCIe ソリューション

ザイリンクスの 28nm 7 シリーズ デバイスには、今日のデータセンター、通信、およびエンベデッド アプリケーションで必要とされる多くの PCI Express 機能が統合されています。

Integrated Block for PCI Express IP は、ハードウェア化されており、次をサポートします。

  • ネイティブの Gen3 x8* インテグレイテッド PCIe ブロック
  • 64 ビットおよび 128 ビット データ幅をサポート
  • 詳細は、製品ガイド (PG054) を参照

その他、ザイリンクスではソフト IP として高性能 DMA およびブリッジ ソリューションを提供しています。

  • ザイリンクスの XDMA IP Subsystem (DMA の製品ページ) は、量産向け PCIe DMA ソリューションで、多くの顧客に広く採用されています。詳細は、製品ガイド (PG195) を参照してください。
  • ザイリンクスは、量産向けの AXI Memory Mapped to PCI Express Gen2 IP を提供しています。詳細は、製品ガイド (PG055) を参照してください。

*サポートされている特定のリンク幅およびスピードの詳細は、該当する製品ガイド (PG054PG055 または PG195) を参照してください。

資料

資料

デフォルト デフォルト タイトル ドキュメント タイプ 日付