MIPI I3C Master Controller IP


The MIPI I3C interface is an evolutionary standard that improves upon the features of I2C, while maintaining backward compatibility. This standard offers a flexible multi-drop interface between the host processor and peripheral sensors to support the growing usage of sensors in embedded systems.


  • Compliant with MIPI I3C Specification V1.0
  • Compliant with MIPI I3C HCI Specification V1.0
  • Supports up to 12.5 MHz operation using Push-Pull
  • Open-Drain and Push-pull type transactions (as required)
  • Supports legacy I2C devices
  • Dynamic Addressing while supporting Static Addressing for Legacy I2C devices
  • Legacy I2C Messaging
  • I2C-like Single Data Rate Messaging (SDR)
  • Optional High Data Rate Messaging Modes (HDR)
  • Support for Multi-master (transferring the ownership of the bus to a Secondary Master if Present)
  • Reception of In-band Interrupt Support from the I3C Slave devices
  • Reception of Hot-Join from newly added I3C Slave devices
  • Synchronous Timing Support and Asynchronous Time Stamping.
  • APB/AHB Target Interface for Configuring/Controlling the IP with Interrupt output
  • Small 16-byte (Configurable) FIFO for transferring data between Master and the Slave devices
  • Independent Clocks for AHB and the I3C Interface

デバイス インプリメンテーション マトリックス


ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
Zynq-UP-MPSoC Family XCZU17EG -2 Vivado 2020.1 7706 4622 0 0 0 0 12

IP の品質指標


データ作成日 Dec 09, 2020
現在の IP リビジョン番号 1.1
現在のリビジョンのリリース日 Oct 04, 2018
初期バージョンのリリース日 Nov 28, 2017

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 5
参照資料の有無 Y

デリバラブル (成果物)

購入可能な IP 形式 Source Code
ソース コードの形式 Verilog
ハイレベル モデルの有無 N
モデル形式 Other
統合テストベンチの有無 Y
統合テストベンチの形式 Verilog
コード カバレッジ レポートの有無 Y
ファンクショナル カバレッジ レポートの有無 N
市販の評価ボードの有無 Y
ボード上で使用した FPGA Kintex-7
ソフトウェア ドライバーの有無 Y
ドライバーの OS サポート Y


ザイリンクス製品向けのコード最適化の有無 N
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Vivado Synthesis / 2018.2
スタティックタイミング解析実施の有無 N
AXI インターフェイス AXI4-Lite
IP-XACT メタデータの有無 Y


資料検証計画の有無 Executable and documented plan
試験方法 Both
アサーション N
収集したカバレッジ メトリック Code
タイミング検証実施の有無 N
タイミング検証レポートの有無 Y
サポートされるシミュレーター Cadence NC-Sim / 15.2


FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム KC705
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N