The 1G Ultra-Low Latency Ethernet MAC / PCS / PMA is the industry leading solution for latency critical Ethernet applications. The core is designed using advanced techniques leading to unmatched, ultra-low gate count utilization and amazing latency performances. The IP core supports full wire line speed with a 64-byte packet length. It also supports back-to-back or mixed length traffic, up to jumbo frame size, with no dropped packets.
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証? | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
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VIRTEX-UP Family | XCVU9P | -2 | Vivado ML 2023.2 | Y | 0 | 2497 | 0 | 0 | 0 | 1 | 250 |
データ作成日 | Oct 08, 2024 |
現在の IP リビジョン番号 | 1.0 |
現在のリビジョンのリリース日 | Oct 07, 2024 |
初期バージョンのリリース日 | Feb 03, 2020 |
製品化をしたザイリンクス カスタマーのプロジェクト数 | 1 |
参照資料の有無 | Y |
購入可能な IP 形式 | Netlist, Source Code |
ソース コードの形式 | Verilog |
ハイレベル モデルの有無 | N |
モデル形式 | Other |
統合テストベンチの有無 | Y |
統合テストベンチの形式 | Verilog, OVM System Verilog |
コード カバレッジ レポートの有無 | N |
ファンクショナル カバレッジ レポートの有無 | Y |
UCF の有無 | XDC |
市販の評価ボードの有無 | N |
ボード上で使用した FPGA | N/A |
ソフトウェア ドライバーの有無 | N |
ザイリンクス製品向けのコード最適化の有無 | N |
一般的な FPGA 最適化技術 | Other Optimization Techniques |
カスタムの FPGA 最適化技術 | None |
サポートされる合成ソフトウェア ツール/バージョン | Vivado Synthesis |
スタティックタイミング解析実施の有無 | Y |
AXI インターフェイス | AXI4-Stream |
IP-XACT メタデータの有無 | N |
資料検証計画の有無 | Executable and documented plan |
試験方法 | Directed Testing |
アサーション | N |
収集したカバレッジ メトリック | Code |
タイミング検証実施の有無 | N |
タイミング検証レポートの有無 | N |
サポートされるシミュレーター | Mentor Questa; Mentor ModelSIM |
FPGA 上で検証済み | Y |
使用したハードウェア検証プラットフォーム | Reflex CES XpressVUP |
業界標準コンプライアンス テストに合格 | N |
テスト結果の有無 | N |