SHAvite-3 is a secure and efficient hash function. It is based on the HAIFA construction and the AES building blocks. SHAvite-3 uses a well understood set of primitives such as a Feistel block cipher which iterates a round function based on the AES round. SHAvite-3's compression functions are secure against cryptanalysis, while the selected mode of iteration offers maximal security against black box attacks on the hash function. SHAvite-3 is both fast and resource-efficient, making it suitable for a wide range of environments.
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証? | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
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VIRTEX-UP Family | XCVU13P | -2 | Vivado 2020.2 | 0 | 74969 | 672 | 0 | 0 | 0 | 600 |
データ作成日 | Jul 31, 2023 |
現在の IP リビジョン番号 | V2 |
現在のリビジョンのリリース日 | Dec 28, 2020 |
初期バージョンのリリース日 | Apr 01, 2019 |
製品化をしたザイリンクス カスタマーのプロジェクト数 | 0 |
参照資料の有無 | N |
購入可能な IP 形式 | Source Code |
ソース コードの形式 | VHDL |
ハイレベル モデルの有無 | N |
統合テストベンチの有無 | Y |
統合テストベンチの形式 | VHDL |
コード カバレッジ レポートの有無 | Y |
ファンクショナル カバレッジ レポートの有無 | Y |
UCF の有無 | N |
市販の評価ボードの有無 | N |
ボード上で使用した FPGA | N/A |
ソフトウェア ドライバーの有無 | N |
ザイリンクス製品向けのコード最適化の有無 | Y |
一般的な FPGA 最適化技術 | Other Optimization Techniques |
カスタムの FPGA 最適化技術 | None |
サポートされる合成ソフトウェア ツール/バージョン | Vivado Synthesis / 2020.2; Vivado Synthesis / 2018.1 |
スタティックタイミング解析実施の有無 | N |
IP-XACT メタデータの有無 | N |
資料検証計画の有無 | Yes, document only plan |
試験方法 | None |
アサーション | N |
収集したカバレッジ メトリック | Code |
タイミング検証実施の有無 | N |
タイミング検証レポートの有無 | N |
サポートされるシミュレーター | Xilinx lSim / 2018.1; Xilinx lSim / 2020.2 |
FPGA 上で検証済み | N |
業界標準コンプライアンス テストに合格 | N/A |
テスト結果の有無 | N |