製品説明
The A2e H.264 Encoder is still the industry’s smallest and fastest, which makes it ideal for FPGA designs with limited resources. A single core is capable of compressing 1080p30 video in a Spartan 6 device. The A2e H.264 Encoder supports H.264 variable and fixed bit-rate encoding of video streams. Multiple cores can be used for processing larger size or higher bandwidth images. We’ve added several enhancements to the latest revision of the core and supporting material.
主な機能と利点
- Highly optimized AMD FPGA Footprint
- Supports resolutions up to 4096 x 4096 (multiple instantiations)
- Variable Bit Rate (VBR) and Constant Bit Rate (CBR)
- Verilog Source and Netlist versions available
- Pre-packaged for Coregen via IP-XACT
- Entropy Encoding: CAVLC
- Fully compatible with the ITU-T H.264 specification
- Fully synchronous design
- Generates I and P frames
- Profile level 3.1 is supported
- Search range: 80 x 48 pixels, Full, ½, ¼ pixel resolution
- Support for Single or Multiple slices via firmware control
- Support for intra 4 x 4 DC prediction
- Supports YUV 4:2:0 video input
- Supports simultaneous encoding of multiple streams of arbitrary sizes and compression ratios
デバイス インプリメンテーション マトリックス
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
| ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証？ | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| KINTEX-7 Family | XC7K160T | -3 | Vivado ML 2022.1 | N | 3939 | 10226 | 9 | 8 | 0 | 0 | 200 |
| Zynq-7000 Family | XC7Z020 | -1 | Vivado ML 2022.1 | Y | 4670 | 11300 | 9 | 8 | 0 | 0 | 131 |
| Spartan 6 Family | XC6SLX150 | -3 | Vivado ML 2022.1 | Y | 3945 | 10505 | 22 | 8 | 0 | 0 | 87 |
| VIRTEX6LXT Family | XC6VLX130T | -2 | Vivado ML 2022.1 | Y | 3936 | 9804 | 9 | 8 | 0 | 0 | 142 |
IP の品質指標
一般的な情報
| データ作成日 | Nov 27, 2023 |
| 現在の IP リビジョン番号 | 2.03000 |
| 現在のリビジョンのリリース日 | May 04, 2018 |
| 初期バージョンのリリース日 | Aug 24, 2011 |
ザイリンクス カスタマによる製品化
| 製品化をしたザイリンクス カスタマーのプロジェクト数 | 30 |
| 参照資料の有無 | Y |
デリバラブル (成果物)
| 購入可能な IP 形式 | Netlist, Source Code |
| ソース コードの形式 | Verilog |
| ハイレベル モデルの有無 | Y |
| モデル形式 | C |
| 統合テストベンチの有無 | Y |
| 統合テストベンチの形式 | Verilog |
| コード カバレッジ レポートの有無 | N |
| ファンクショナル カバレッジ レポートの有無 | N |
| UCF の有無 | UCF |
| 市販の評価ボードの有無 | Y |
| ボード上で使用した FPGA | Zynq-7000 |
| ソフトウェア ドライバーの有無 | Y |
| ドライバーの OS サポート | Linux |
インプリメンテーション
| ザイリンクス製品向けのコード最適化の有無 | N |
| カスタムの FPGA 最適化技術 | None |
| サポートされる合成ソフトウェア ツール/バージョン | Xilinx XST / 12.3 |
| スタティックタイミング解析実施の有無 | Y |
| AXI インターフェイス | AXI4, AXI4-Lite |
| IP-XACT メタデータの有無 | N |
検証
| 資料検証計画の有無 | Executable and documented plan |
| 試験方法 | Directed Testing |
| アサーション | N |
| 収集したカバレッジ メトリック | Functional |
| タイミング検証実施の有無 | Y |
| タイミング検証レポートの有無 | Y |
| サポートされるシミュレーター | Mentor ModelSIM / 6.5d |
ハードウェア検証
| FPGA 上で検証済み | Y |
| 使用したハードウェア検証プラットフォーム | Xilinx ZC-702 with Avnet FMC |
| 業界標準コンプライアンス テストに合格 | N |
| 特定コンプライアンステスト | NA |
| テスト結果の有無 | N |