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40G UDP Offload Engine IP core (UDP40G-IP)

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製品説明

UDP Offloading Engine IP core is a pure hardware logic solution implemented without CPU. UDP40G-IP is suitable for high performance data tranmission or broadcasting over network. This IP product includes reference design. It helps you to reduce development time and cost.

主な機能と利点

  • All hardware logic to achieve CPU-less system
  • Support IPv4 protocol
  • Support one port connection
  • Transmit/Receive buffer size, programmable on HDL for optimized resource
  • Simple data interface by standard FIFO interface & Simple control interface by standard register interface
  • Multicast/broadcast Tx feature customization
  • Reference design is included in IP core product

主な資料

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証？ スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
Zynq-UP-MPSoC Family XCZU9EG -2 Vivado ML 2022.1 Y 673 3658 34 0 0 0 300
KINTEX-U Family XCKU040 -2 Vivado ML 2022.1 Y 733 3660 34 0 0 0 300

IP の品質指標

一般的な情報

データ作成日 May 31, 2024
現在の IP リビジョン番号 2
現在のリビジョンのリリース日 Mar 07, 2024
初期バージョンのリリース日 Oct 21, 2019

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 1
参照資料の有無 Y

デリバラブル (成果物)

購入可能な IP 形式 Netlist
ソース コードの形式 VHDL
ハイレベル モデルの有無 N
統合テストベンチの有無 N
コード カバレッジ レポートの有無 N
ファンクショナル カバレッジ レポートの有無 N
UCF の有無 N
市販の評価ボードの有無 Y
ボード上で使用した FPGA Zynq UltraScale+ MPSoC
ソフトウェア ドライバーの有無 N/A
ドライバーの OS サポート NA

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 N
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Xilinx XST
スタティックタイミング解析実施の有無 N
AXI インターフェイス AXI4
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 No
試験方法 None
アサーション N
収集したカバレッジ メトリック None
タイミング検証実施の有無 N
タイミング検証レポートの有無 N
サポートされるシミュレーター Xilinx lSim

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム ZCU102,KCU105
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N