製品説明
AES256 IP is 1st member of Advanced Encryption Standard (FIPS-197) IP Series, designed to support ECB mode for both encryption and decryption. AES256-IP computes 128-bit data blocks within constant 15 clock cycles. Delivering 8.53Mbps throughput per 1MHz such as 4.26 Gbps @500MHz.
主な機能と利点
- Support AES ECB mode standard.
- Key size 256 bit
- Support input data width128-bit.
- High-Throughput rate 4.26 Gbps @500MHz, 8.53 Mbits/MHz
- Low Latency 15 clock cycles for 128-bit data calculation
主な資料
デバイス インプリメンテーション マトリックス
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
| ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証？ | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| Zynq-UP-MPSoC Family | XCZU7EV | -2 | Vivado ML 2021.1 | Y | 212 | 1315 | 0 | 0 | 0 | 0 | 500 |
IP の品質指標
一般的な情報
| データ作成日 | Jun 19, 2023 |
| 現在の IP リビジョン番号 | 1.02 |
| 現在のリビジョンのリリース日 | Aug 29, 2022 |
| 初期バージョンのリリース日 | Aug 01, 2022 |
ザイリンクス カスタマによる製品化
| 製品化をしたザイリンクス カスタマーのプロジェクト数 | 1 |
| 参照資料の有無 | Y |
デリバラブル (成果物)
| 購入可能な IP 形式 | Netlist |
| ソース コードの形式 | VHDL |
| ハイレベル モデルの有無 | N |
| 統合テストベンチの有無 | N |
| コード カバレッジ レポートの有無 | N |
| ファンクショナル カバレッジ レポートの有無 | N |
| UCF の有無 | N |
| 市販の評価ボードの有無 | Y |
| ボード上で使用した FPGA | Zynq UltraScale+ MPSoC |
| ソフトウェア ドライバーの有無 | N/A |
| ドライバーの OS サポート | NA |
インプリメンテーション
| ザイリンクス製品向けのコード最適化の有無 | N |
| カスタムの FPGA 最適化技術 | None |
| サポートされる合成ソフトウェア ツール/バージョン | Xilinx XST |
| スタティックタイミング解析実施の有無 | N |
| AXI インターフェイス | AXI4 |
| IP-XACT メタデータの有無 | N |
検証
| 資料検証計画の有無 | Yes, document only plan |
| 試験方法 | None |
| アサーション | N |
| 収集したカバレッジ メトリック | None |
| タイミング検証実施の有無 | N |
| タイミング検証レポートの有無 | N |
| サポートされるシミュレーター | Xilinx lSim |
ハードウェア検証
| FPGA 上で検証済み | Y |
| 使用したハードウェア検証プラットフォーム | ZCU106 |
| 業界標準コンプライアンス テストに合格 | N |
| テスト結果の有無 | N |