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100M/1G UDP/IP Stack

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製品説明

UDP/IP Full Accelerator for 100M/1G UDP/IP connections. Including UDP, IP, MAC Layer. 8-bit wide full duplex data width, pipelined all-RTL implementation for ultra low Latency.

主な機能と利点

  • Round trip time of RTTmin ≥ 2.25 µs
  • UDP R/W latency of TUR(W) ≥ 0.75 µs
  • TCP R/W latency of TTR(W) ≥ 1.4 µs
  • Full line rate of TPRmax = 9.5896 Gbps
  • Point-to-point or LAN capable
  • Network Interface Card functionality with Bypass (optional)
  • Parameterizable for 8-bit (1GigE) or 128-bit (10GigE, 40GigE) data width
  • Highly modular UDP/IP stack implementation in synthesizable HDL

主な資料

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証？ スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
Zynq-UP-MPSoC Family XCZU9EG -1 Vivado ML 2023.1 8865 41534 80 8 0 0 156

IP の品質指標

一般的な情報

データ作成日 Dec 05, 2023
現在の IP リビジョン番号 2.7.1
現在のリビジョンのリリース日 Oct 16, 2023
初期バージョンのリリース日 Mar 11, 2015

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 5
参照資料の有無 Y

デリバラブル (成果物)

購入可能な IP 形式 Bitstream, Netlist
ソース コードの形式 Verilog
ハイレベル モデルの有無 N
統合テストベンチの有無 N
コード カバレッジ レポートの有無 N
ファンクショナル カバレッジ レポートの有無 N
UCF の有無 XDC
市販の評価ボードの有無 Y
ボード上で使用した FPGA Zynq UltraScale+ MPSoC
ソフトウェア ドライバーの有無 Y
ドライバーの OS サポート PetaLinux

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 Y
一般的な FPGA 最適化技術 Instantiation, UltraFast Design Methodology, Other Optimization Techniques
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Vivado Synthesis
スタティックタイミング解析実施の有無 Y
AXI インターフェイス AXI4, AXI4-Stream, AXI4-Lite
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 Yes, document only plan
試験方法 Both
アサーション N
収集したカバレッジ メトリック Functional
タイミング検証実施の有無 Y
タイミング検証レポートの有無 Y
サポートされるシミュレーター Mentor Questa; Xilinx lSim

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム ZCU102
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N