GZIP/ZLIB/Deflate Data Compression Core
- パーツ番号: Zipaccel-C
- ベンダー: CAST, Inc.
- Partner Tier: Elite Certified
製品説明
ZipAccel-C is a custom hardware implementation of a lossless data compression engine that complies with the Deflate, GZIP, and ZLIB compression standards. The core receives uncompressed input files and produces compressed files. No post processing of the compressed files is required, as the core encapsulates the com-pressed data payload with the proper headers and footers. Input files can be segmented, and segments from different files can be interleaved at the core’s input. The core’s flexible architecture enables fine-tuning of its compression efficiency, throughput, and latency to match the requirements of the end application. Throughputs in excess of 100 Gbps are feasible even in low-cost FPGAs, and latency can be as small as 13 clock cycles. ZipAccel-C offers compression efficiency practically equivalent to today’s popular deflate-based software applications. Analyzing processing speed versus compression efficiency to achieve the best trade off for a specific system is facilitated by the included software model, and by support from our team of data compression experts.
主な機能と利点
- Flexible architecture allows fine-tuning Throughput, Compression Efficiency, and Latency to match application requirements.
- Compression efficiency can be on par with Unix/Linux max compression option (gzip -9)
- Latency from 13 clock cycles (Static Huffman)
- FPGA resources requirements from 15k LUTs
- Supports Deflate (RFC-1951), ZLIB (RFC-1950) & GZIP (RFC-1952).
- More than 100Gbps with one core instance, scalable to meet any throughput requirement
デバイス インプリメンテーション マトリックス
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
| ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証？ | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| Kintex-UP Family | XCKU11P | -1 | Vivado ML 2023.2 | 0 | 8198 | 19 | 0 | 0 | 0 | 300 | |
| KINTEX-U Family | XCKU085 | -1 | Vivado ML 2022.1 | Y | 0 | 4021 | 2 | 0 | 0 | 0 | 350 |
| Kintex-UP Family | XCKU9P | -1 | Vivado ML 2022.1 | Y | 0 | 3980 | 2 | 0 | 0 | 0 | 450 |
| VERSAL_PREMIUM Family | XCVP1202 | -2 | Vivado ML 2022.1 | 900 | 4058 | 1 | 0 | 0 | 0 | 450 | |
| Artix-UP Family | XCAU25P | -1 | Vivado ML 2022.1 | 0 | 4019 | 2 | 0 | 0 | 0 | 500 | |
| KINTEX-7 Family | XC7K325T | -1 | Vivado 2018.2 | Y | 2679 | 7012 | 5 | 0 | 0 | 0 | 200 |
IP の品質指標
一般的な情報
| データ作成日 | Oct 30, 2024 |
| 現在の IP リビジョン番号 | 3.2f |
| 現在のリビジョンのリリース日 | Aug 19, 2024 |
| 初期バージョンのリリース日 | Mar 09, 2012 |
ザイリンクス カスタマによる製品化
| 製品化をしたザイリンクス カスタマーのプロジェクト数 | 17 |
| 参照資料の有無 | Y |
デリバラブル (成果物)
| 購入可能な IP 形式 | Netlist, Source Code |
| ソース コードの形式 | Verilog |
| ハイレベル モデルの有無 | N |
| モデル形式 | C |
| 統合テストベンチの有無 | Y |
| 統合テストベンチの形式 | Verilog |
| コード カバレッジ レポートの有無 | N |
| ファンクショナル カバレッジ レポートの有無 | N |
| UCF の有無 | UCF & SDF |
| 市販の評価ボードの有無 | Y |
| ボード上で使用した FPGA | Kintex UltraScale |
| ソフトウェア ドライバーの有無 | Y |
| ドライバーの OS サポート | Linux Fedora 20 or later |
インプリメンテーション
| ザイリンクス製品向けのコード最適化の有無 | Y |
| 一般的な FPGA 最適化技術 | Inference |
| カスタムの FPGA 最適化技術 | None |
| サポートされる合成ソフトウェア ツール/バージョン | Vivado Synthesis; Xilinx XST |
| スタティックタイミング解析実施の有無 | Y |
| AXI インターフェイス | AXI4-Stream |
| IP-XACT メタデータの有無 | Y |
検証
| 資料検証計画の有無 | No |
| 試験方法 | Both |
| アサーション | N |
| 収集したカバレッジ メトリック | Code |
| タイミング検証実施の有無 | Y |
| タイミング検証レポートの有無 | Y |
| サポートされるシミュレーター | Mentor ModelSIM; Mentor Questa; Cadence NC-Sim |
ハードウェア検証
| FPGA 上で検証済み | Y |
| 使用したハードウェア検証プラットフォーム | KCU105 |
| 業界標準コンプライアンス テストに合格 | N/A |
| テスト結果の有無 | N |