CAN 2.0, CAN FD, & CAN-XL Controller

  • パーツ番号: CAN-CTRL
  • ベンダー: CAST, Inc.
  • Partner Tier: Elite Certified

製品説明

Implements a CAN bus controller that performs serial communication according to the CAN 2.0, CAN FD, and CAN XL specifications.

The CAN-CTRL core is easy to use and integrate, featuring programmable interrupts, data and baud rates; a configurable number of independently programmable acceptance filters; and a generic processor interface or optionally an AMBA APB, or AHB-Lite interface.

The number of receive buffers is synthesis-time configurable. Two types of transmit buffers are implemented: a high-priority primary transmit buffer (PTB) and a lower-priority secondary transmit buffer (STB). The PTB can store one message, while the number of included buffer slots for the STB is synthesis-time configurable. The transmit buffer can operate in FIFO or priority mode.

The core implements functionality similar to the Philips SJA1000 working with its PeliCAN mode extensions, providing error analysis, diagnosis, system maintenance, and optimization features. The CAN-CTRL is available in two versions: Normal, and Safety-Enhanced. The Safety-Enhanced version implements ECC for SRAMs protection and uses spatial redundancy for protecting the inner logic of the core. The deliverables for this version include a Safety Manual (SAM), a Failure Modes, Effects and Diagnostics Analysis (FMEDA), and the ISO-26262 ASIL-B Ready certificate, issued by SGS-TÜV Saar GmbH.

The core is extensively verified, proven in several plug fests and a large number of production designs.


主な機能と利点

  • Optional Safety Enhanced Version implements ECC for SRAM and spatial redundancy for inner logic protection, and it is ISO-26262 ASIL-D Ready.
  • Supports CAN 2.0 & CAN-FD (ISO 11898-1.2015), TTCAN (ISO 11898-4 level 1), and CAN XL (CiA 601-1)
  • Optimized for AUTOSAR and SAE J1939
  • Enhanced Functionality: Reports bus errors and supports Listen-Only and Loop-Back modes, enabling traffic analysis, bit-rate detection, and shelf-testing.
  • Configuration Options: Number of Rx & Tx buffers, number of acceptance filters, number of CAN nodes and host bus type (AHB-Lite, APB or generic uP).
  • Maturity: Multiple times production proven. Proven with different transceivers and tested in CAN-FD plug-fests

主な資料

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
KINTEX-U Family XCKU085 -3 Vivado ML 2023.2 N 0 1487 1 0 0 0 80
Kintex-UP Family XCKU15P -3 Vivado ML 2023.2 N 0 1486 1 0 0 0 80
Spartan-7 Family XC7S75 -2 Vivado ML 2023.2 N 556 1525 1 0 0 0 80
ARTIX-7 Family XC7A12T -3 Vivado 2018.3 Y 517 1531 1 0 0 0 80
VERSAL_AI_CORE Family XCVC1902 -2 Vivado ML 2023.2 N 0 1310 1 0 0 0 80
Artix-UP Family XCAU20P -2 Vivado ML 2023.2 N 0 1487 1 0 0 0 80
KINTEX-U Family XCKU035 -2 Vivado 2018.3 Y 0 1560 1 0 0 0 80

IP の品質指標

一般的な情報

データ作成日 Jul 11, 2024
現在の IP リビジョン番号 8x09n00s00
現在のリビジョンのリリース日 Apr 12, 2024
初期バージョンのリリース日 Feb 18, 2000

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 190
参照資料の有無 Y

デリバラブル (成果物)

購入可能な IP 形式 Netlist, Source Code
ソース コードの形式 VHDL, Verilog
ハイレベル モデルの有無 N
統合テストベンチの有無 Y
統合テストベンチの形式 Verilog, VHDL
コード カバレッジ レポートの有無 Y
ファンクショナル カバレッジ レポートの有無 Y
UCF の有無 UCF
市販の評価ボードの有無 N
ソフトウェア ドライバーの有無 N
ドライバーの OS サポート N/A

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 Y
一般的な FPGA 最適化技術 Inference
カスタムの FPGA 最適化技術 BRAMs
サポートされる合成ソフトウェア ツール/バージョン Mentor Precision; Synplicity Synplify; Xilinx XST
スタティックタイミング解析実施の有無 N
AXI インターフェイス AXI4-Lite
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 Yes, document only plan
試験方法 Both
アサーション N
収集したカバレッジ メトリック Code
タイミング検証実施の有無 Y
タイミング検証レポートの有無 Y
サポートされるシミュレーター Mentor Questa; Mentor ModelSIM; Cadence NC-Sim

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム Kintex7
業界標準コンプライアンス テストに合格 N
特定コンプライアンステスト N/A