D68000-BDM

製品説明

D68000-BDM soft core is binary-compatible with an industry-standard 68000 32-bit microprocessor. It has a 16-bit data bus and a 24-bit address data bus. Of course, the code is compatible with MC68008, upward compatible with MC68010 virtual extensions, and MC68020 32-bit implementation of the architecture. Our efficient IP Core has an improved instruction set, which allows the execution of the program with higher performance than a standard 68000 core. D68000-BDM is delivered with a fully automated test bench and complete set of tests, allowing easy package validation at each stage of the SoC design flow.

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主な機能と利点

  • USB, Ethernet, I2C, SPI, UART, CAN, LIN, HDLC, Smart Card interfaces available
  • Static synchronous design
  • Fully synthesizable
  • M6800 family synchronous interface: 3- and 2- wire bus arbitration; Supervisor and user modes
  • Memory interface includes: Up to 4 GB of address space; 16-bit data bus; Asynchronous bus control
  • Interrupt controller: 7 priority levels interrupt controller; Unlimited number of virtual interrupt sources; Vectored and auto-vectored modes
  • Arithmetic Logic Unit includes: 8,16,32-bit arithmetic & logical operations; 16×16 bit signed and unsigned multiplication; 32/16 bit signed and unsigned division; Boolean operations
  • 5 data types supported: bits; BCD; bytes, words and long words
  • Immediate data: Immediate; Quick immediate
  • Absolute data: Absolute short; Absolute long
  • PC relative: Relative with offset; Relative with index and offset
  • Indirect: Register indirect; Postincrement register indirect; Predecrement register indirect; Register indirect with offset; Indexed register indirect with offset
  • Direct: Data register direct; Address register direct
  • 14 addressing modes:
  • 32 bit data and address registers
  • Bus cycle timings identical to 68000
  • Shorter effective address calculation time
  • Idle cycles removed to improve performance
  • Optimized shifts and rotations
  • DIVS, DIVU take 28 clock periods
  • MULS, MULU take 28 clock periods
  • Software compatible with 68000 industry standard

主な資料

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
KINTEX-7 Family XC7K70T -1 Vivado ML 2023.2 Y 1265 5724 0 0 0 0 100
VIRTEX-7X Family XC7VX330T -3 Vivado 2019.1 Y 2710 7020 0 0 0 0 101
Zynq-7000 Family XC7Z010 -3 Vivado 2019.1 Y 1867 6725 0 0 0 0 115

IP の品質指標

一般的な情報

データ作成日 Jul 22, 2024
現在の IP リビジョン番号 1.22
現在のリビジョンのリリース日 Jan 18, 2016
初期バージョンのリリース日 Jun 17, 2003

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 5
参照資料の有無 N

デリバラブル (成果物)

購入可能な IP 形式 Netlist, Source Code
ソース コードの形式 VHDL, Verilog
ハイレベル モデルの有無 N
統合テストベンチの有無 Y
統合テストベンチの形式 VHDL, Verilog
コード カバレッジ レポートの有無 Y
ファンクショナル カバレッジ レポートの有無 N
UCF の有無 UCF
市販の評価ボードの有無 N
ソフトウェア ドライバーの有無 Y
ドライバーの OS サポート -

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 N
カスタムの FPGA 最適化技術 -
サポートされる合成ソフトウェア ツール/バージョン Xilinx XST; Synplicity Synplify; Mentor Precision
スタティックタイミング解析実施の有無 Y
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 Executable and documented plan
試験方法 Both
アサーション N
収集したカバレッジ メトリック Code, Functional, Assertion
タイミング検証実施の有無 Y
タイミング検証レポートの有無 Y
サポートされるシミュレーター Cadence NC-Sim; Cadence IUS; Mentor ModelSIM

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム FPGA
業界標準コンプライアンス テストに合格 N
特定コンプライアンステスト own
テスト実施日 Jun 16, 2003
テスト結果の有無 Y