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10G Ultra-Low Latency Ethernet MAC / PCS / PMA

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製品説明

The 10G Ultra-Low Latency Ethernet MAC / PCS / PMA is the industry leading solution for latency critical Ethernet applications such as high-frequency trading and data center Ethernet switches. The core is designed using advanced techniques leading to unmatched, ultra-low gate count utilization and amazing latency performances. The IP core supports full wire line speed with a 64-byte packet length. It also supports back-to-back or mixed length traffic, up to jumbo frame size, with no dropped packets.

主な機能と利点

  • Easy to integrate with Orthogone ULL 10G TCP/IP and UDP/IP core
  • Highly optimized implementation resulting in ultra-low latency and very low gate count
  • Frame-Check Sequence (FCS) insertion and verification at line rate
  • Supports 16b (644MHz) or 32b (322MHz) AXI-4 Stream User facing logic interface
  • Supports 16 or 32 bit PMA (SERDES) Interface

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証？ スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
VIRTEX-U_Alveo Family VU_ALVEO -3 Vivado ML 2021.2 Y 0 1400 0 0 0 0 644

IP の品質指標

一般的な情報

データ作成日 Oct 03, 2022
現在の IP リビジョン番号 2.0
現在のリビジョンのリリース日 Sep 19, 2022
初期バージョンのリリース日 Jul 06, 2016

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 10
参照資料の有無 Y

デリバラブル (成果物)

購入可能な IP 形式 Netlist, Source Code
ソース コードの形式 Verilog
ハイレベル モデルの有無 N
モデル形式 N/A
統合テストベンチの有無 Y
統合テストベンチの形式 Verilog
コード カバレッジ レポートの有無 N
ファンクショナル カバレッジ レポートの有無 Y
UCF の有無 XDC
市販の評価ボードの有無 Y
ボード上で使用した FPGA Virtex UltraScale+
ソフトウェア ドライバーの有無 N/A

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 N
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Vivado Synthesis
スタティックタイミング解析実施の有無 Y
AXI インターフェイス AXI4-Stream
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 Executable and documented plan
試験方法 Directed Testing
アサーション N
収集したカバレッジ メトリック Code, Functional
タイミング検証実施の有無 N
タイミング検証レポートの有無 N
サポートされるシミュレーター Mentor Questa; Mentor ModelSIM

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム Alveo
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N