製品説明
The 25G MAC/PCS core provides high performance connectivity to significantly increase the efficiency and rate of data transfer in Virtex UltraScale FPGAs. Full RTT round trip time is 119.5ns, including all clock domain FIFOs and clock correction logic.
主な機能と利点
- Cut-through mode
- Designed to IEEE 802.3by specifications, 25GBASE-R
- Combined 7930 LUTs
- Deficit Idle Count / Programmable IFG– Minimize IFG
- Fault Management, BER monitoring
- Statistics counters for frames and bytes sent/received, size bins, FCS errors, broadcast
デバイス インプリメンテーション マトリックス
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
| ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証？ | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| VIRTEX-U Family | XCVU095 | -2 | Vivado ML 2022.1 | 0 | 7930 | 2 | 0 | 0 | 4 | 390 |
IP の品質指標
一般的な情報
| データ作成日 | Mar 10, 2023 |
| 現在の IP リビジョン番号 | 2.1 |
| 現在のリビジョンのリリース日 | Jan 19, 2023 |
| 初期バージョンのリリース日 | Sep 19, 2016 |
ザイリンクス カスタマによる製品化
| 製品化をしたザイリンクス カスタマーのプロジェクト数 | 8 |
| 参照資料の有無 | N |
デリバラブル (成果物)
| 購入可能な IP 形式 | Netlist, Bitstream |
| ハイレベル モデルの有無 | N |
| モデル形式 | Encrypted RTL |
| 統合テストベンチの有無 | Y |
| 統合テストベンチの形式 | VHDL |
| コード カバレッジ レポートの有無 | N |
| ファンクショナル カバレッジ レポートの有無 | N |
| UCF の有無 | UCF |
| 市販の評価ボードの有無 | Y |
| ボード上で使用した FPGA | Zynq UltraScale+ MPSoC |
| ソフトウェア ドライバーの有無 | N |
インプリメンテーション
| ザイリンクス製品向けのコード最適化の有無 | N |
| カスタムの FPGA 最適化技術 | None |
| サポートされる合成ソフトウェア ツール/バージョン | Xilinx XST |
| スタティックタイミング解析実施の有無 | Y |
| AXI インターフェイス | AXI4-Stream |
| IP-XACT メタデータの有無 | N |
検証
| 資料検証計画の有無 | Yes, document only plan |
| 試験方法 | Both |
| アサーション | Y |
| 収集したカバレッジ メトリック | None |
| タイミング検証実施の有無 | N |
| タイミング検証レポートの有無 | N |
| サポートされるシミュレーター | Xilinx lSim; Mentor ModelSIM |
ハードウェア検証
| FPGA 上で検証済み | N |
| 業界標準コンプライアンス テストに合格 | N |
| テスト結果の有無 | N |