PTP Transparent Clock

製品説明

The PTP Transparent Clock (TC) from NetTimeLogic is a fully scalable implementation of a Peer-To-Peer, One-Step Transparent Clock according to IEEE1588. It contains a Peer-Delay message processors which answers and measures the Peer-Delay to its neighbors and an On-The-Fly-Modifier unit which corrects the residence time of PTP Event-Messages. Each port is individual and only some common counter is shared between the ports. The number of ports can be freely chosen according to the requirements. All datasets and algorithms are implemented completely in HW. It supports the following: - P2P and E2E Delay Mechanism - Layer 2 and Layer 3 (IPv4, IPv6) Transport Mechanisms - Multicast, Unicast, Mixed - Default Profile, Power Profile, Utility Profile, 802.1AS, ITU-G8265-1, ITU-G8275-1, ITU-G8275-2


主な機能と利点

  • PTP Transparent Clock according to IEEE1588-2008
  • Intercepts path between MAC and PHY
  • Support for n-Ports
  • Support for Default Profile: Layer 2 (Ethernet) and Layer 3 (Ip) support
  • Support for Power Profile: C37.238-2011 including VLAN support
  • Support for Utility Profile: including HSR and PRP tag handling
  • One Step support
  • Peer to Peer (P2P) and End to End (E2E) delay measurement
  • Full line speed
  • AXI4 Light register set or static configuration
  • Datasets according to IEEE1588
  • MII/GMII/RGMII Interface support (optional AXI4 stream for interconnection to 3rd party cores)
  • Optional Management Message support
  • Timestamp resolution with 50 MHz system clock: 10ns

主な資料

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
ARTIX-7 Family XC7A35T -1 Vivado ML 2022.1 Y 20000 20000 15 0 0 0 50

IP の品質指標

一般的な情報

データ作成日 Oct 07, 2024
現在の IP リビジョン番号 2.3.2
現在のリビジョンのリリース日 Sep 27, 2024
初期バージョンのリリース日 Oct 01, 2016

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 5
参照資料の有無 N

デリバラブル (成果物)

購入可能な IP 形式 Source Code
ソース コードの形式 VHDL
ハイレベル モデルの有無 N
モデル形式 None
統合テストベンチの有無 Y
統合テストベンチの形式 VHDL
コード カバレッジ レポートの有無 N
ファンクショナル カバレッジ レポートの有無 N
UCF の有無 XDC
市販の評価ボードの有無 Y
ボード上で使用した FPGA Zynq UltraScale+ MPSoC
ソフトウェア ドライバーの有無 N
ドライバーの OS サポート N

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 N
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Vivado Synthesis
スタティックタイミング解析実施の有無 Y
AXI インターフェイス AXI4-Lite
IP-XACT メタデータの有無 Y

検証

資料検証計画の有無 No
試験方法 Both
アサーション Y
収集したカバレッジ メトリック Functional
タイミング検証実施の有無 N
タイミング検証レポートの有無 N
サポートされるシミュレーター Mentor ModelSIM

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム NetTimeLogic AIONYX
業界標準コンプライアンス テストに合格 Y
特定コンプライアンステスト ISPCS
テスト実施日 Oct 07, 2024
テスト結果の有無 N