SPI-4 Phase 2 Interface Solutions

  • ステータス: Discontinued
  • パーツ番号:
    • EF-DI-POSL4MC-SITE
概要

製品説明

ザイリンクスの SPI-4 Phase 2 コアは、ネットワーキング システム内に迅速に統合できる完全互換の Packet-Over-SONET/SDH (POS) ソリューションを提供します。

ザイリンクスの SPI-4.2 コアは、ユーザー指定可能なオプションを提供しているため優れた柔軟性を提供します。また、業界をリードする ASSP とシームレスに相互運用できるため、最高のデータ転送幅を達成できます。ザイリンクスの SPI-4.2 コアは、OIF で策定された System Packet Interface Level 4 (SPI-4) Phase 2 規格および SATURN® Development Group で策定された POS-PHY Level 4 (PL4) インターフェイス仕様に準拠しています。


主な機能と利点

  • SPI-4.2 インターフェイスで最大 700MHz の DDR が可能で、1.2Gbps ピン ペアの総帯域幅をサポート
  • ChipSync™ 技術を使用してスタティック/ダイナミック位相アライメントをサポート
  • 帯域幅に最適化されたソース コアは、FPGA リソースの追加をせずに最適なバス スループットを達成
  • DCM、PMCD、グローバル/リージョナル クロッキング リソースを使用する柔軟なクロッキング オプション
  • SelectIO™ 技術が柔軟なピンの割り当てをサポート
  • 64 ビット/128 ビットに設定できるユーザー インターフェイス (両方とも最大帯域幅を達成可能)
  • セグメント化されていない最大 16K のバースト サイズをサポート
  • オプションの継続的な DPA ウインドウ監視
  • オプションのアドバンス DPA 診断
  • 複数コアのサポート : 1 つのデバイスに 5 つ以上のコアをインプリメント可能
  • シンクおよびソース コアはザイリンクス CORE Generator™ システムを利用して個別に指定できるため、カスタマイズが容易
  • 1 ~ 256 本のアドレス指定可能チャネル (設定可能な SPI-4.2 カレンダー インターフェイスを備える)

この IP コアは製造中止になっています。製造中止日: 2017 年 11 月 6 日


サポート

資料
デフォルト デフォルト タイトル ドキュメント タイプ 日付