Current Time 0:00
Duration 0:00
Loaded: 0%
Stream Type LIVE
Remaining Time 0:00
 
1x
    • Chapters
    • descriptions off, selected
    • subtitles off, selected

        2667Mbps の Zynq UltraScale+ DDR4 メモリ インターフェイス

        このビデオでは、UltraScale+ ポートフォリオの最初のデバイスである Zynq® UltraScale+™ MPSoC について説明し、プログラマブル ロジック内の DDR4 SDRAM IP を使用するメモリ インターフェイス システムのロバスト性を立証しています。

        Related Videos

        UltraScale+ デバイスの UltraRAM を使用

        UltraScale+ デザインに新しい UltraRAM ブロックを含める方法を学ぶことができます。このビデオでは、UltraScale+ FPGA/MPSoC の UltraRAM の使用方法および新しい XPM (Xilinx Parameterized Macro) ツールの使用方法を説明しています。90Mb UltraRAM を使用するデザインを作成し、Virtex UltraScale+ FPGA にプログラムします。

        MoSys Bandwidth Engine® 3 Demo at OFC 2016

        Xilinx Alliance Member MoSys demonstrates its Bandwidth Engine® 3 high-speed serial interface intelligent memory IC interfacing with Xilinx’s Zynq UltraScale+ MPSoC platform at OFC 2016.

        2.4Gbps の Zynq UltraScale+ MPSoC LPDDR4 メモリ インターフェイス

        Zynq® UltraScale+™ MPSoC のプロセッシング システム内でハード化されたコントローラーが、ストレス条件下で 48 時間 2.4Gbps 動作を継続する LPDDR4 に対して実行した場合、いかに低ジッターでマージンに余裕があるということを証明しています。

        UltraScale アーキテクチャ用の Vivado MIG を使用して UltraScale 用のメモリ インターフェイスおよびコントローラーを設計する方法

        Memory Interface Generator (MIG) GUI を実行して RTL および制約ファイルを生成する方法について説明しています。トラフィック ジェネレーターを使用するサンプル デザインを作成し、合成とインプリメンテーションを実行してサマリ レポート (使用率、消費電力など) を確認します。

        UltraScale メモリ IP の設計 (日本語吹替)

        Vivado Memory Interface Generator (MIG) を使用してUltraScale メモリ インターフェイス デザインを生成する方法を説明します。このビデオでは、MIG IP I/O の I/O バンク プランニングなど、UltraScale デバイス用 MIG IP コアの設定方法を説明します。