製品説明
AXI PCIe® Gen 3 Subsystem コアは、AXI4 インターフェイスと Gen 3 PCI Express (PCIe) シリコン ハード コア間にインターフェイスを提供します。AXI4 PCIe のサブシステムが AXI4 アーキテクチャと PCIe ネットワーク間にフルブリッジを提供します。サブシステムは、PCIe コア、GT インターフェイス、および AXI4 インターフェイスで構成されます。ブリッジ回路は FPGA ファブリックにインプリメントされており、PCIe コアと GT は FPGA 内のハードコア エレメントです。
AXI4 PCIe コア は、AXI4 コマンドから PCIe TLP パケット、および PCIe リクエストから AXI4 コマンドの完全なトランザクション レベルの変換を行います。
主な機能と利点
- PCIe Gen3 用 AXI Bridge が UltraScale architecture および Virtex-7 XT をサポート
- AXI Bridge モードの PCI Express 用 DMA/Bridge Subsystem が PCI Express 用 UltraScale + Integrated Block をサポート
- 最大ペイロード ワイズ (MPS) : 256 バイト
- Multiple Vector Messaged Signaled Interrupts (MSIs)
- メモリマップド AXI4 が PCIe スペースへアクセス
- AXI Bridge モードの PCIe 用 DMA/Bridge Subsystem が最大1024 バイトの Maximum Payload Size (MPS) をサポート
- MSI-X 割り込みサポート
- Legacy 割り込みサポート
- パフォーマンス強化のための最適な AXI4 パイプラインのサポート
- PCIe がメモリマップド AXI4 スペースへアクセス
- TLP completion のトラッキングおよび管理
リソース使用率
サポート
デバイス ファミリ:
デザイン ツール:
主な資料
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デフォルト
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