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AXI PCI Express (PCIe) Gen 3 Subsystem

概要

製品説明

AXI PCIe® Gen 3 Subsystem コアは、AXI4 インターフェイスと Gen 3 PCI Express (PCIe) シリコン ハード コアを接続するインターフェイスを提供します。AXI4 PCIe サブシステムが AXI4 アーキテクチャと PCIe ネットワーク間にフルブリッジを提供します。このサブシステムは、PCIe コア、GT インターフェイス、および AXI4 インターフェイスで構成されています。ブリッジ回路は FPGA ファブリックにインプリメントされており、PCIe コアと GT は FPGA 内のハードコア エレメントです。

AXI4 PCIe IP は、AXI4 コマンドから PCIe TLP パケット、および PCIe リクエストから AXI4 コマンドの完全なトランザクション レベルの変換を行います。

主な機能と利点

  • AXI Bridge for PCIe Gen3 は UltraScale アーキテクチャと Virtex™ 7 XT をサポート
  • AXI Bridge モードの DMA/Bridge Subsystem for PCI Express は UltraScale+ Integrated Blocks for PCI Expres をサポート
  • 最大ペイロード サイズ (MPS): 256 バイト
  • マルチ ベクター MSI (Messaged Signaled Interrupt)
  • メモリ マップド AXI4 が PCIe スペースへアクセス
  • AXI Bridge モードの DMA/Bridge Subsystem for PCIe は最大 1024 バイトの MPS (Maximum Payload Size) をサポート
  • MSI-X 割り込みサポート
  • レガシ割り込みサポート
  • パフォーマンス強化のための最適な AXI4 パイプラインをサポート
  • メモリ マップド AXI4 空間への PCIe アクセス
  • TLP Completion 処理のトラッキングおよび管理

リソース使用率

サポート

デバイス ファミリ:

デザイン ツール:

資料

主な資料

デフォルト デフォルト タイトル ドキュメント タイプ 日付