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UltraScale+ Device Integrated Block for PCI Express (PCIe)

概要

製品説明

ザイリンクスの UltraScale+ FPGA Integrated Block for PCI Express® コアは、UltraScale+™ デバイスで使用する、高帯域かつスケーラブルで信頼性の高いシリアル インターコネクトの構築ブロック ソリューションです。Integrated Block for PCI Express (PCIe) ソリューションでは、Gen1 (2.5GT/s)、Gen2 (5.0GT/s) および Gen3 (16GT/s) のレートで、1、2、4、8、および 16 レーンのエンドポイント コンフィギュレーションがサポートされます。このソリューションは、AXI4-Stream をサポートします。

主な機能と利点

  • PCI Express Base Specification 3.1 に準拠
  • PCI Express Endpoint、Legacy Endpoint、または Root Port モード
  • x1、x2、x4、x8、x16 リンク幅
  • Gen1、Gen2、Gen3 リンク スピード
  • PHY 専用モード
  • カスタマー ロジックへの AXI4 Streaming インターフェイス
    • 設定可能なデータ パス幅 (64 ビット、128 ビット、256 ビット、512 ビット)
    • 4 つの独立した Initiator/Target、Request/Completion ストリーム
  • 内部のロジック データ パスおよびデータ インターフェイスにおけるパリティ保護
  • AER (Advanced Error Reporting) および ECRC (End to End CRC)

リソース使用率

サポート

デバイス ファミリ:

デザイン ツール:

資料

主な資料

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