2. IP (Intellectual Property)
  3. AXI Interconnect

AXI Interconnect

概要

製品説明

追加コストなしで Vivado および ISE Design Suite 内に含まれる

AXI Interconnect IP は、1 つ以上の AXI メモリ マップ方式マスター デバイスと 1 つ以上のメモリ マップ方式スレーブ デバイスを接続します。AXI インターフェイスは、AMBA® AXI 仕様のバージョン 4 に準拠しています。この仕様には、AXI4-Lite 制御レジスタ インターフェイスのサブセットも含まれます。この IP コアは、メモリマップ方式の転送のみを前提に構成されているため、AXI4-Stream による転送には適用できません。AXI Interconnect IP コアは、Vivado™ IP カタログから使用でき、エンベデッド開発ツールキット (EDK) から pcore として、または CORE Generator™ IP カタログからスタンドアロンとして使用できます。

主な機能と利点

EDK

  • インターコネクト アーキテクチャを選択可能
    • クロスバー モード (パフォーマンス最適化): 並列書き込み/読み出しデータパスを備えた SAMD (共有アドレス複数データ) クロスバー アーキテクチャ
    • 共有アクセス モード (エリア最適化): 書き込みデータ、読み出しデータ、および単一のアドレス パスを共有
  • AXI プロトコル (AXI3、AXI4、AXI4-Lite) に準拠した次の機能:
    • 最大バースト長 256 のインクリメンタル (INCR) バーストが可能
    • AXI4 バーストを変換: 宛先が AXI3 スレーブ デバイスの場合、16 ビートを超えるバーストにはトランザクションを分割する変換を加える
    • 複数のアドレス デコード範囲があるスレーブ デバイスに対して REGION 出力を生成
    • USER 信号が存在する場合、それを各チャネルに伝搬。その場合、USER 信号幅はチャネルごとに独立して設定可能 (オプション)
    • サービス品質 (QoS) 信号が存在する場合、それを伝搬。この信号は AXI Interconnect core では使用しない (オプション)
  • インターフェイス データ幅:
    • AXI4: 32、64、128、256、512、または、1024 ビット
    • AXI4-Lite: 32 ビット
  • アドレス幅 32 ビット
  • 1 ～ 16 個のマスター デバイスと 1 ～ 16 個のスレーブ デバイスの接続
  • ビルトインのデータ幅変換、同期/非同期クロック レート変換、AXI4-Lite/AXI3 プロトコル変換
  • レジスタ スライスによるパイプライン処理、およびデータパス FIFO によるバッファリング処理 (オプション)
  • パケット FIFO (オプション)
    • 書き込みデータ FIFO に完全なバーストが格納されるまで AWVALID の発行を遅延
    • 読み出しデータ FIFO にすべてのバースト長を格納するのに十分なスペースができるまで ARVALID の発行を遅延
  • クロスバー モードで複数の未処理トランザクションをサポート
  • 「1 ID あたり 1 スレーブ」方式でサイクル依存 (デッドロック) を回避
  • 固定優先順位とラウンドロビン アービトレーション
  • 接続された各スレーブに対する TrustZone セキュリティの一括サポート
  • リソース使用率を低減する読み出し専用および書き込み専用マスター/スレーブのサポート

CORE Generator

  • AXI プロトコル (AXI4 のみ) に準拠した次の機能:
    • 最大バースト長 256 のインクリメンタル (INCR) バーストが可能
    • サービス品質 (QoS) 信号が存在する場合、それを伝搬。この信号は AXI Interconnect core では使用しない (オプション)
  • インターフェイス データ幅：32、64、128、256、512、1024 ビット
  • アドレス幅：12 ～64 ビット
  • 1 ～ 16 個のマスター デバイスと 1 個のスレーブ デバイスの接続
  • ビルトイン データ幅変換、同期/非同期クロック レート変換
  • レジスタ スライスによるパイプライン処理、およびデータパス FIFO によるバッファリング処理 (オプション)
  • パケット FIFO (オプション)
    • 書き込みデータ FIFO に完全なバーストが格納されるまで AWVALID の発行を遅延
    • 読み出しデータ FIFO にすべてのバースト長を格納するのに十分なスペースができるまで ARVALID の発行を遅延
  • 複数の未処理トランザクションをサポート
  • 固定優先順位とラウンドロビン アービトレーション
  • リソース使用量を低減する読み出し専用および書き込み専用マスター デバイスのサポート

リソース使用率

サポート

デバイス ファミリ:

デザイン ツール:

資料

主な資料

デフォルト デフォルト タイトル ドキュメント タイプ 日付