Block Memory Generator

概要

製品説明

ザイリンクスの柔軟なブロック メモリ ジェネレーター コアは、最高 450MHz で動作するコンパクトで高性能なメモリを作成

Block Memory Generator LogiCORE™ IP コアは、リソースと消費電力が最適化されたザイリンクス FPGA 用のブロックメモリを自動生成します。ISE® Design Suite CORE Generator™ を介して利用できるため、ユーザーはさまざまな要件に応じたブロック メモリ機能を作成できます。コア内に内蔵されたザイリンクス デバイス アーキテクチャに関する情報に基づいて、各 FPGA アーキテクチャの特性を生かした最もコンパクトで高性能かつ低電力なソリューションを作成できます。

最新のコア バージョンへの移行を自動化するためのマイグレーション キットをご利用いただけます。


主な機能と利点

  • インターフェイスを選択可能 (ネイティブ インターフェイス、AXI、または AXI4-Lite)
  • サンプル デザインで、迅速な作業が可能
  • ネイティブ インターフェイス コア
    • シングル ポート RAM、シンプル デュアル ポート RAM、完全なデュアル ポート RAM、シングル ポート ROM、デュアル ポート ROM を生成
    • 最高 450MHz のパフォーマンス
    • 1 から 4096 ビットのデータ幅
    • メモリの深さ:2 ~ 128k
    • Virtex®-7、Kintex®-7、Virtex-6、Virtex-5、および Virtex-4 FPGA で読み出し/書き込みポートのアスペクト比を指定可能
    • 最適化オプション (リソースまたは消費電力)
    • あらかじめ指定した値でメモリを初期化可能
    • Virtex-6、Virtex-5、Virtex-4、Spartan®-6 および Spartan- 3A/XA DSP (パリティ付き/なし) でバイトごとの書き込みイネーブル信号を個別サポート
  • ネイティブ インターフェイス コア (続)
    • ポートごとに選択可能な動作モード: WRITE_FIRST、READ_FIRST、NO_CHANGE
    • ハード/ソフト エラー訂正 (ECC) 機能をサポート
  • AXI インターフェイス コア
    • 一般的なデュアル ポート RAM
    • 最高 300MHz のパフォーマンス
    • データ幅:8 ~ 64 ビット
  • ネイティブ インターフェイスと AXI コアの共通機能
    • デュアル ポート コンフィギュレーションのアスペクト比を指定可能
    • 迅速なシミュレーションを可能にするため、VHDL と Verilog のビヘイビア モデルが最適化されている
    • より正確なシミュレーションを行うための構造的なシミュレーション モデル オプション

リソース使用率


サポート

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