NVMe Streamer

製品説明

NVMe (Non-Volatile Memory Express) has become the prominent choice for connecting Solid-State Drives (SSD) when storage read/write bandwidth is key. Electrically, the NVMe protocol operates on top of PCIe; it leaves behind legacy protocols such as AHCI, and thus scales well for performance.

MLE has been integrating PCIe, and NVMe, into FPGA-based systems for a while. Now, MLE releases NVMe Streamer which is a so-called Full Accelerator NVMe host subsystem integrated into FPGAs, and most prominently into AMD Zynq Ultrascale+ MPSoC and RFSoC devices.

MLE's new NVMe Streamer is the result of many successful customer projects and responds to the embedded market's needs to make use of modern SSDs. NVMe Streamer is a fully integrated and pre-validated subsystem stack operating the NVMe protocol fully in Programmable Logic (PL) with no software running, keeping the Processing System (PS) out of this performance path. For AMD FPGAs, NVMe Streamer utilizes AMD GTH and GTY Multi-Gigabit Transceivers together with AMD PCIe Hard IP Cores for physical PCIe connectivity.


主な機能と利点

  • Scalable to PCIe x1, x2, x4, x8 lanes.
  • Compatible with PCIe Gen 1 (2.5 GT/sec), Gen 2 (5 GT/sec), Gen 3 (8 GT/sec), Gen 4 (16 GT/sec) speeds.
  • Approx. 50k LUTs and 170 BRAM tiles (for AMD UltraScale+).
  • Control & Status interface for IO commands and drive administration.
  • PCIe Enumeration, NVMe Initialization & Identify, Queue Management.
  • Fully integrated and tested NVMe Host Controller IP Core.
  • Full Acceleration means "CPU-less" operation.
  • Provides one or more NVMe / PCIe host ports for NVMe SSD connectivity.

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
Zynq-UP-MPSoC Family XCZU7EV -2 Vivado ML 2023.1 Y 0 5277 201 9 20 4 250

IP の品質指標

一般的な情報

データ作成日 Dec 05, 2023
現在の IP リビジョン番号 2023.2
現在のリビジョンのリリース日 Sep 22, 2023
初期バージョンのリリース日 Feb 21, 2020

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 6
参照資料の有無 Y

デリバラブル (成果物)

購入可能な IP 形式 Netlist, Source Code, Bitstream
ソース コードの形式 Verilog, VHDL
ハイレベル モデルの有無 N
統合テストベンチの有無 Y
統合テストベンチの形式 Other
コード カバレッジ レポートの有無 N
ファンクショナル カバレッジ レポートの有無 N
UCF の有無 XDC
市販の評価ボードの有無 Y
ボード上で使用した FPGA Zynq UltraScale+ MPSoC
ソフトウェア ドライバーの有無 N

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 Y
一般的な FPGA 最適化技術 Instantiation, UltraFast Design Methodology, Other Optimization Techniques
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Vivado Synthesis / 2018.1
スタティックタイミング解析実施の有無 Y
AXI インターフェイス AXI4-Stream, AXI4-Lite
IP-XACT メタデータの有無 Y

検証

資料検証計画の有無 Yes, document only plan
試験方法 Constrained random testing
アサーション N
収集したカバレッジ メトリック Functional
タイミング検証実施の有無 N
タイミング検証レポートの有無 N
サポートされるシミュレーター Xilinx lSim / 2018.1; Mentor Questa

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム ZCU106
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N