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7 シリーズ GTP トランシーバー 用 IBERT

概要

製品説明

7 シリーズ FPGA GTP トランシーバー用の LogiCORE™ IP Integrated Bit Error Ratio Test (IBERT) はカスタマイズ可能で、GTP トランシーバーの評価および監視を目的とするコアです。このコアには、FPGA ロジックに実装されるパターン ジェネレーターやパターン チェッカが含まれ、GTP トランシーバーのポートや DRP 属性へアクセスできます。さらに、通信ロジックも組み込まれているため、ランタイム中に JTAG 経由でデザインにアクセスできます。このコアは、ドキュメントに記載のとおり、内蔵型またはオープン デザインとして使用できます。

主な機能と利点

  • Vivado® シリアル I/O アナライザー ソフトウェアと IBERT コア間に通信経路を提供します。
  • 7 シリーズ FPGA GTP トランシーバー数をユーザーが指定可能
  • トランシーバーは、目的のライン レート、基準クロック レート、基準クロック ソース、およびデータ パス幅に合わせてカスタマイズ可能
  • ピンまたはイネーブルになった MGT の 1 つから供給されるシステム クロックが必要

リソース使用率

サポート

デバイス ファミリ:

デザイン ツール:

資料

主な資料

デフォルト デフォルト タイトル ドキュメント タイプ 日付