製品説明
カスタマイズ可能な 7 シリーズ FPGA GTX トランシーバー用の LogiCORE™ IP Integrated Bit Error Ratio Test (IBERT) は、GTX トランシーバーの評価および監視を目的として設計されたコアです。このコアには、FPGA ロジックに実装されるパターン ジェネレーターやパターン チェッカが含まれており、GTX トランシーバーのポートおよび DRP 属性へアクセスできます。さらに、通信ロジックが組み込まれているため、ランタイム中に JTAG 経由でデザインにアクセスできます。このコアは、ドキュメントに記載のとおり、内蔵型またはオープン デザインとして使用できます。
主な機能と利点
- Vivado® シリアル I/O アナライザー ソフトウェアおよび IBERT コア間のコミュニケーション パスを提供
- 7 シリーズ FPGA GTX トランシーバー数をユーザーが指定可能
- トランシーバーは、目的のライン レート、基準クロック レート、基準クロック ソース、およびデータ パス幅に合わせてカスタマイズ可能
- ピンまたは有効な GTX トランシーバーの 1 つから供給されるシステム クロックが必要
リソース使用率
サポート
主な資料
デフォルト
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タイトル
ドキュメント タイプ
日付