Viterbi Decoder

Viterbi Decoder は、データが転送されてから受信されるまでにエラーの影響を受けやすいシステムに使用されます。Viterbi Decoder LogiCORE™ IP は、多くの一般的な規格 (DVB、3GPP2、IEEE802.16、HiperLAN、Intelsat IESS-308/309) のほかに、AMD の順方向誤り訂正コアとも互換性があるため、 柔軟性の高い連結符号化が可能です。Viterbi Decoder LogiCORE IP の基本アーキテクチャには 2 種類あり、高速データ スループットを優先する場合はパラレル インプリメンテーションを使用し、省エリアを優先する場合はシリアル インプリメンテーションを使用します。このコアにはパンクチャリング オプションがあるため、広範な転送レートを利用でき、チャネルの帯域幅要件を低減できます。また、パンクチャリングはコアの外部でも実行でき、削除バスの削除ピン ERASE がアサートされると NULL シンボルがあることが示されます。