Viterbi Decoder

概要

製品説明

Viterbi Decoder は、データが転送されてから受信されるまでにエラーの影響を受けやすいシステムに使用されます。Viterbi Decoder LogiCORE™ IP は、多くの一般的な規格 (DVB、3GPP2、IEEE802.16、HiperLAN、Intelsat IESS-308/309) のほかに、ザイリンクスの順方向誤り訂正コアとも互換性があるため、 柔軟性の高い連結符号化が可能です。Viterbi Decoder LogiCORE IP の基本アーキテクチャには 2 種類あり、高速データ スループットを優先する場合はパラレル インプリメンテーションを使用し、省エリアを優先する場合はシリアル インプリメンテーションを使用します。このコアにはパンクチャリング オプションがあるため、広範な転送レートを利用でき、チャネルの帯域幅要件を低減できます。また、パンクチャリングはコアの外部でも実行でき、削除バスの削除ピン ERASE がアサートされると NULL シンボルがあることが示されます。


主な機能と利点

  • 高速かつ小型の Viterbi Decoder
  • 2 種類アーキテクチャ オプション (パラレル、シリアル) により、スループットまたはリソース使用率のいずれかに最適化可能
  • 低レイテンシ オプション
  • 制約の長さ、畳み込み符号、トレースバックの長さ、ソフト データ幅をパラメーター指定可能
  • デコーダー レート : 1/2 ~ 1/7
  • マルチチャネル アプリケーションをサポート
  • 互換性のあるエンコーダコアを利用可能
  • Vivado® IP カタログおよびザイリンクスの System Generator for DSP™ で使用

リソース使用率


サポート

資料
デフォルト デフォルト タイトル ドキュメント タイプ 日付