製品説明
Finite Impulse Response (FIR) Filter は、DSP システム内で最も遍在的で必須の構築ブロックです。アルゴリズムは非常にシンプルですが、インプリメンテーション仕様のタイプは膨大になる可能性もあり、デジタル ラジオなどフィルター機能を多用するシステムでは、ハードウェア エンジニアが長時間費やすこともあります。FIR Compiler は、ボタンを押すだけでよいためフィルター インプリメンテーション時間を短縮でき、FIR Filter 仕様の異なるハードウェア アーキテクチャ間でのトレードオフを作ることも可能です。
主な機能と利点
- CORE Generator を利用した VHDL デモ テストベンチを提供
- 直接型パイプライン化の Multiply Accumulate (MAC) FIR および直接型転置構成の MACFIR をサポート
- 高性能 FIR (有限インパルス応答)、多相デシメーター、多相インターポレーター、ハーフバンド、ハーフバンド デシメーターおよびハーフバンド インターポレーター、ヒルベルト変換、および補間されたフィルターのインプリメンテーション
- 高性能システム用に選択可能なバンド幅機能のインプリメンテーションを可能にする高度なインターリーブ チャネル
- 対称型フィルターのインプリメンテーションに DSP48 スライスの複数カラムをサポート
- ザイリンクス FIR Compiler コアのシステム レベル解析を可能にする固定小数点 Bit-Accurate (ビット アキュレート) C モデル
- 複数のインプリメンテーション アーキテクチャ: DAFIR、加算ツリー ベースの MACFIR (Mult18x18 をサポートするデバイスに最適) とアダー チェーン ベースの MACFIR (XtremeDSP™ スライスを備えるデバイスに最適) をサポート
- Versal デバイス (-1 スピード グレード) では、最大 680MHz の性能達成が可能
- 2-2048 タップをサポート
- 最小インプリメンテーションのためのハードウェア フォールディングの自動制御
- 最大 64 チャネルまでサポート (チャネル ＝ 独立した音声/データ/映像ストリーム、FPGA が同時に処理しているその他のストリームと無相関)
- 通常最大 64 のインターポレーション/デシメーション ファクターをサポートし、シングル チャネル フィルターの場合は最大 1024 をサポート
- 最高 16 セットの係数をリロード可能
- 消費エリアを減少させる自動係数構造最適化 - 対称およびハーフバンド
- データと係数ストレージのためにブロック メモリと分散メモリを自動選択
- Vivado® IP Integrator、Vivado IP Catalog™、およびザイリンクスの System Generator for DSP™ で使用
- スーパー サンプル レート フィルターコンフィギュレーションをサポート
- Vivado® IP Integrator、Vivado IP Catalog™、およびザイリンクスの System Generator for DSP™ で使用
リソース使用率
サポート
主な資料
デフォルト
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