UltraScale GTM Transceivers 用 IBERT

概要

製品説明

UltraScale™ アーキテクチャ GTMトランシーバー用 Xilinx® LogiCORE™ IP Integrated Bit Error Ratio Test (IBERT) は、GTMトランシーバーの評価および監視に使用できます。このコアには、GTM トランシーバーにインプリメントされるパターン ジェネレーターとパターン チェッカが含まれ、GTM トランシーバーのポートや DRP 属性へアクセスできます。さらに、通信ロジックが組み込まれているため、ランタイム中に JTAG 経由でデザインにアクセスできます。このコアは、ドキュメントに記載のとおり、内蔵型またはオープン デザインとして使用できます。


主な機能と利点

  • Vivado® シリアル I/O アナライザーの機能へアクセスを可能にする
  • Virtex® UltraScale+™ アーキテクチャ GTMトランシーバー数をユーザーが指定可能
  • トランシーバーは、目的のライン レート、基準クロック レート、基準クロック ソースに合わせてカスタマイズ可能
  • ピンまたは有効な GTM トランシーバーの 1 つから供給できるシステム クロックが必要
  • PAM4 および NRZ 信号変調をサポート
  • PAM4 シグナリングによる前方エラー訂正 (FEC) モードがサポートされている

サポート

資料
デフォルト デフォルト タイトル ドキュメント タイプ 日付