製品説明
LogiCORE™ JTAG to AXI Master IP コアは、AXI トランザクションを生成して、FPGA 内部で AXI 信号を駆動するカスタマイズ可能なコアです。AXI4 インターフェイスおよび Lite プロトコルをサポートし、パラメーターで選択できます。AXI のデータ バス幅はカスタマイズ可能です。この IP は、AXI4 インターコネクトを介して、AXI4-Lite または AXI4 メモリ マップ方式のスレーブを駆動できます。マスターとしてインターコネクトへ接続することも可能です。このコアを使用する場合、実行時の相互作用には、Vivado™ の Logic Analyzer 機能を使用する必要があります。
主な機能と利点
- AXI4 マスター インターフェイスを提供
- AXI4 インターフェイス/AXI4-Lite インターフェイスを選択可能
- ユーザー指定可能な AXI データ幅 - 32 および 64
- ユーザー指定可能な AXI ID 幅 (最大 4 ビット)
- Vivado Logic Analyzer の Tcl コンソールを使用してハードウェアと相互作用
- AXI4 および AXI4-Lite トランザクションをサポート
リソース使用率
サポート
主な資料
デフォルト
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タイトル
ドキュメント タイプ
日付