The high-performance TCP and UDP IP offload engine cores provide a fast and reliable solution for financial and networking applications. They address the data center industry's growing need for throughput and hardware acceleration and provide network protocol offload for applications such as financial data processing, reprogrammable Smart NICs, and high-performance computing.
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証? | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
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VIRTEX-U_Alveo Family | VU_ALVEO | -3 | Vivado ML 2021.2 | Y | 0 | 24582 | 42 | 0 | 0 | 0 | 322 |
データ作成日 | Oct 03, 2022 |
現在の IP リビジョン番号 | 1.0 |
現在のリビジョンのリリース日 | Sep 19, 2022 |
初期バージョンのリリース日 | Sep 19, 2022 |
製品化をしたザイリンクス カスタマーのプロジェクト数 | 1 |
参照資料の有無 | N |
購入可能な IP 形式 | Source Code |
ソース コードの形式 | Verilog |
ハイレベル モデルの有無 | N |
モデル形式 | N/A |
統合テストベンチの有無 | Y |
統合テストベンチの形式 | Verilog |
コード カバレッジ レポートの有無 | N |
ファンクショナル カバレッジ レポートの有無 | N |
UCF の有無 | XDC |
市販の評価ボードの有無 | Y |
ボード上で使用した FPGA | Virtex UltraScale+ |
ソフトウェア ドライバーの有無 | Y |
ドライバーの OS サポート | Linux CentOS / RedHat |
ザイリンクス製品向けのコード最適化の有無 | N |
カスタムの FPGA 最適化技術 | None |
サポートされる合成ソフトウェア ツール/バージョン | Vivado Synthesis |
スタティックタイミング解析実施の有無 | Y |
AXI インターフェイス | AXI4-Stream |
IP-XACT メタデータの有無 | N |
資料検証計画の有無 | Executable and documented plan |
試験方法 | Directed Testing |
アサーション | N |
収集したカバレッジ メトリック | Code, Functional |
タイミング検証実施の有無 | N |
タイミング検証レポートの有無 | N |
サポートされるシミュレーター | Mentor Questa; Mentor ModelSIM |
FPGA 上で検証済み | Y |
使用したハードウェア検証プラットフォーム | Alveo |
業界標準コンプライアンス テストに合格 | N |
テスト結果の有無 | N |