TCPIP-1G/10G: 1G/10G TCP/IP Hardware Stack

  • パーツ番号: TCPIP-1G/10G
  • ベンダー: CAST, Inc.
  • Partner Tier: Elite Certified

製品説明

The TCPIP-1G/10G core implements a complete TCP/IP Hardware Protocol Stack. The core acts either as a server or a client and without any assistance from the host autonomously system, opens, maintains, and closes TCP connections. The system integrating the TCPIP-1G/10G core can configure network parameters and preferences by accessing its control registers, and the core is then able to receive and send data via streaming data interfaces. The core is highly configurable. The maximum number of simultaneous TCP sessions is configurable; it can be as high as 32,768 for devices like data servers, or as small as 1 for simpler edge devices. Further options include implementing a DHCP client, enabling or disabling the reassembly of out-of-order TCP packets data, and integrating a UDP hardware stack. Finally, users can choose the packet processing mode, either cut-through or store-and-forward. In cut-through mode, the payload data are delivered to the host system as they arrive without any internal packet buffering and before the packets’ integrity can be validated. As a result, the core operating in cut-through mode features extremely low latency and requires less memory, but it cannot reassemble out-of-order packets and may deliver data that will subsequently be marked as corrupted. Under the store-and-forward mode of operation, the core will always deliver verified, in-order packets but it will have higher latency and require more memory resources.


主な機能と利点

  • Optionally pre-integrated with AMD eMAC cores
  • Run-time programmable, IP and port filters
  • Optional Out-of-Order TCP packet assembly
  • Cut-through or store & forward processing
  • Implements VLAN, IPv4, ARP with Cache, ICMP (Ping Reply), TCP, and optionally UDP, IGMP, and DHCP
  • Autonomous and highly efficient TCP connection establishment, maintenance and teardown, retransmission, flow and congestion control
  • TCP server or client with up to 32k simultaneous TCP sessions
  • 10/100/1000, 2.5G, and 10G Ethernet Transmit and Receive

デバイス インプリメンテーション マトリックス

このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。

ファミリ デバイス スピード グレード ツール バージョン HW 検証? スライス LUT BRAM DSP48 CMT GTx FMAX (Mhz)
VERSAL_AI_CORE Family XCVC1902 -2 Vivado ML 2021.2 0 31005 37 0 0 0 156
Kintex-UP Family XCKU19P -1 Vivado ML 2021.2 0 22420 38 0 0 0 156
Artix-UP Family XCAU25P -1 Vivado ML 2021.2 0 22422 38 0 0 0 156

IP の品質指標

一般的な情報

データ作成日 Jun 24, 2023
現在の IP リビジョン番号 1V00N00S00
現在のリビジョンのリリース日 Oct 13, 2022
初期バージョンのリリース日 Oct 13, 2022

ザイリンクス カスタマによる製品化

製品化をしたザイリンクス カスタマーのプロジェクト数 1
参照資料の有無 N

デリバラブル (成果物)

購入可能な IP 形式 Netlist, Source Code
ソース コードの形式 Verilog
ハイレベル モデルの有無 N
統合テストベンチの有無 Y
統合テストベンチの形式 OVM System Verilog
コード カバレッジ レポートの有無 Y
ファンクショナル カバレッジ レポートの有無 Y
UCF の有無 XDC
市販の評価ボードの有無 Y
ボード上で使用した FPGA Kintex UltraScale
ソフトウェア ドライバーの有無 N
ドライバーの OS サポート -

インプリメンテーション

ザイリンクス製品向けのコード最適化の有無 N
カスタムの FPGA 最適化技術 None
サポートされる合成ソフトウェア ツール/バージョン Vivado Synthesis; Synplicity Synplify; Mentor Precision
スタティックタイミング解析実施の有無 Y
AXI インターフェイス AXI4-Stream, AXI4-Lite
IP-XACT メタデータの有無 N

検証

資料検証計画の有無 Executable and documented plan
試験方法 Both
アサーション N
収集したカバレッジ メトリック Functional, Code
タイミング検証実施の有無 N
タイミング検証レポートの有無 N
サポートされるシミュレーター Mentor Questa; Cadence NC-Sim; Mentor ModelSIM; Synopsys VCS

ハードウェア検証

FPGA 上で検証済み Y
使用したハードウェア検証プラットフォーム Kintex US
業界標準コンプライアンス テストに合格 N
テスト結果の有無 N