SPMI-CTRL: MIPI SPMI Master or Slave Controller
- パーツ番号: SPMI-CTRL
- ベンダー: CAST, Inc.
- Partner Tier: Elite Certified
製品説明
The SPMI-CTRL core implements a highly featured, easy-to-use controller for the MIPI System Power Management Interface (MIPI-SPMI) bus. It supports the latest version (v2.0) of the MIPI-SPMI specification, and is suitable for the implementation of either master or slave nodes in an SPMI bus. The core is designed to minimize the software load on the host processor. Once configured, the core requires no assistance from the host to initialize the bus, connect to bus or disconnect from the bus, grant access of the bus, execute incoming SPMI commands, generate ACK/NACK responses, and check address and data parity. Although the core only expects the host to provide the outgoing SPMI commands, it provides thorough status information to the host. Integration of the core is extremely simple.
主な機能と利点
- Small and Low Power: Less than 900 LUTs for either a master or a slave core, and direct serial clock usage to minimize switching activity when idle
- Easy Integration: Directly bridges SPMI and AHB bus address space, and allows register access via 32-bit AMBA™ 2 APB bus
- Run-time Debugging: Broadcasts SPMI bus state and device state, detects and reports errors, and can optionally captures all traffic in the SPMI bus
- Low Host Overhead: Host is only required to initialize registers after a reset and define outgoing commands and arbitration levels
- MIPI-SPMI v2.0 Master or Slave: Supports High Speed (HS) and Low Speed (LS) device classes, all commands and all arbitration levels.
主な資料
デバイス インプリメンテーション マトリックス
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
| ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証？ | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| Kintex-UP Family | XCKU5P | -3 | Vivado 2019.1 | 0 | 954 | 0 | 0 | 0 | 0 | 26 | |
| KINTEX-U Family | XCKU025 | -2 | Vivado 2019.1 | 0 | 952 | 0 | 0 | 0 | 0 | 26 | |
| VERSAL_PRIME Family | XCVM2902 | -1 | Vivado ML 2023.1 | 0 | 761 | 0 | 0 | 0 | 0 | 26 | |
| VIRTEX-UP Family | XCVU19P | -1 | Vivado ML 2023.1 | 0 | 885 | 0 | 0 | 0 | 0 | 26 | |
| ARTIX-7 Family | XC7A50T | -1 | Vivado 2019.1 | 0 | 1012 | 0 | 0 | 0 | 0 | 26 |
IP の品質指標
一般的な情報
| データ作成日 | Dec 08, 2023 |
| 現在の IP リビジョン番号 | 1V14NS00 |
| 現在のリビジョンのリリース日 | Oct 27, 2023 |
| 初期バージョンのリリース日 | Nov 29, 2017 |
ザイリンクス カスタマによる製品化
| 製品化をしたザイリンクス カスタマーのプロジェクト数 | 6 |
| 参照資料の有無 | N |
デリバラブル (成果物)
| 購入可能な IP 形式 | Netlist, Source Code |
| ソース コードの形式 | Verilog |
| ハイレベル モデルの有無 | N |
| 統合テストベンチの有無 | Y |
| 統合テストベンチの形式 | Verilog |
| コード カバレッジ レポートの有無 | Y |
| ファンクショナル カバレッジ レポートの有無 | Y |
| UCF の有無 | UCF & SDF |
| 市販の評価ボードの有無 | N |
| ボード上で使用した FPGA | N/A |
| ソフトウェア ドライバーの有無 | N |
| ドライバーの OS サポート | N/A |
インプリメンテーション
| ザイリンクス製品向けのコード最適化の有無 | N |
| カスタムの FPGA 最適化技術 | None |
| サポートされる合成ソフトウェア ツール/バージョン | Vivado Synthesis; Mentor Precision; Synplicity Synplify; Xilinx XST |
| スタティックタイミング解析実施の有無 | Y |
| AXI インターフェイス | AXI4-Lite |
| IP-XACT メタデータの有無 | N |
検証
| 資料検証計画の有無 | Executable and documented plan |
| 試験方法 | Both |
| アサーション | Y |
| 収集したカバレッジ メトリック | Code, Functional, Assertion |
| タイミング検証実施の有無 | Y |
| タイミング検証レポートの有無 | N |
| サポートされるシミュレーター | Cadence NC-Sim; Cadence IUS; Mentor ModelSIM; Mentor Questa |
ハードウェア検証
| FPGA 上で検証済み | Y |
| 使用したハードウェア検証プラットフォーム | ARTIX-7 |
| 業界標準コンプライアンス テストに合格 | N/A |
| テスト結果の有無 | N |