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Vivado ML

作成者: AMD

Vivado™ ML のスタンダード版は無償でダウンロード可能です。 エンタープライズ エディションの有償ライセンス オプションは、$2,995 よりご購入いただけます。

Edition:
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Product Add-Ons:

機能

最新情報
AMD Vivado ML Edition

2023.1 最新情報の主なハイライト

  • IDR を使用した場合、Versal™ アダプティブ SoC では QoR が平均 8% 向上、UltraScale+ FPGA では平均 13% 向上
  • Power Design Manager (PDM) が統合インストーラーに含まれる
  • PDM に Versal HBM デバイスのサポートが追加
  • Versal デバイスのビットストリーム生成に対応するマルチスレッド サポートを拡張
  • Report QoR Assessment (RQA) の強化
Vivado ML の最新情報の詳細
機能とライセンス オプション

機能

  • Vivado ML スタンダード: Vivado ML スタンダード エディションは、無償で利用できる画期的な設計環境です。 費用をかけずに基本の Vivado 機能をすぐに利用できます。
  • Vivado ML エンタープライズ: 有償の統合設計環境で、すべての AMD デバイスのサポートが含まれます。ご購入の際は、[Edition] ドロップダウン リストで [エンタープライズ] を選択してください。
Vivado ML のエディション Vivado ML スタンダード エディション Vivado ML エンタープライズ エディション Vivado Lab エディション
ライセンスのオプション 無償 30日間の評価 (無償)
AWS Marketplace でオンデマンド
NL: $2995
FL: $3595		  
デバイス サポート 一部の AMD デバイス すべての AMD デバイス  
Vivado IP インテグレーター  
Dynamic Function eXchange  
Vitis 高位合成  
Vivado シミュレータ  
Vivado デバイス プログラマ
Vivado ロジック アナライザー
Vivado シリアル I/O アナライザー
デバッグ IP (ILA/VIO/IBERT)  
合成および配置配線  
Vitis Model Composer 購入  NL - $500
FL - $700		 購入  NL - $500
FL - $700		  
メモリ要件

Vivado ML エディションを使用する場合の最小限のシステム メモリ要件

次の表は、標準およびピークの Vivado メモリ使用をターゲット デバイス別に示しています。AMD では、ピーク時のメモリ使用に対応するのに十分な最小限の物理システム メモリを確保することを推奨しています。

注記:

  1. LUT と CLB の使用が多くなるほどメモリ使用量は増加します。 次の値は、平均的な LUT 使用率 (約 75%) で生成された結果です。
  2. タイミング制約の大きさと複雑さは、メモリ要件に直接影響を与えます。
  3. 次に示すメモリ使用量は、スクリプトによるバッチ モードで Vivado を使用して合成とインプリメンテーションを 1 回実行した結果です。
  4. DFX フローでは、メモリ使用量が増加する可能性があります。
  5. 32 ビット マシンは、これらのデバイスには適していません。 
  6. 3GB のメモリを活用する Windows 32 ビット マシンの設定については、 アンサー レコード 14932 を参照してください。
すべてのデバイス*
Versal AI エッジ シリーズ Windows/Linux (64 ビット)
  最小 推奨
32 64

*注記: AIE/AIE-ML デバイスをターゲットとするエンドツーエンドフローでは、Vitis を使用することが推奨されます。Vivado インプリメンテーション ツールを使用する場合は、Vitis メモリの推奨事項 (UG1400) に従ってください。

すべてのデバイス*
Versal AI コア シリーズ Windows/Linux (64 ビット)
  最小 推奨
32 64

*注記: AIE/AIE-ML デバイスをターゲットとするエンドツーエンドフローでは、Vitis を使用することが推奨されます。Vivado インプリメンテーション ツールを使用する場合は、Vitis メモリの推奨事項 (UG1400) に従ってください。

Versal プライム シリーズ Windows/Linux (64 ビット)
デバイス 標準 ピーク
XCVM1102 6 12
XCVM1302 9 16
XCVM1402 12 20
XCVM1502 10 17
XCVM1802 17 28
XCVM2202 11 18
XCVM2302 15 24
XCVM2502 17 28
XCVM2902 18 29
Versal プレミアム シリーズ Windows/Linux (64 ビット)
デバイス 標準 ピーク
XCVP1002 9 16
XCVP1052 11 18
XCVP1102 15 24
XCVP1202 17 28
XCVP1402 18 29
XCVP1502 28 48
XCVP2502 28 48
XCVP1552 29 49
XCVP1702 34 51
XCVP1802 45 64
XCVP2802 44 63
Versal HBM シリーズ Windows/Linux (64 ビット)
デバイス 標準 ピーク
XCVH1522 33 56
XCVH1542 33 56
XCVH1582 33 56
XCVH1742 40 60
XCVH1782 40 60
Kintex UltraScale+ Windows/Linux (64 ビット)
デバイス 標準 ピーク
XCKU3P 7 13
XCKU5P 7 13
XCKU9P 8 13
XCKU11P 9 13
XCKU13P 10 14
XCKU15P 10 15
XCVU19P 16 24
Virtex UltraScale+ Windows/Linux (64 ビット)
デバイス 標準 ピーク
XCVU3P 11 19
XCVU5P 12 19
XCVU7P 15 24
XCVU9P 20 32
XCVU11P 22 32
XCVU13P 28 47
XCVU19P 48 64
XCVU23P 20 32
XCVU27P 22 32
XCVU29P 28 47
XCVU31P 14 22
XCVU33P 14 22
XCVU35P 17 28
XCVU37P 25 37
XCVU45P 17 28
XCVU47P 25 37
XCVU57P 25 37
Zynq UltraScale+ Windows/Linux (64 ビット)
デバイス 標準 ピーク
XCZU2EG 3 5
XCZU3EG 4 6
XCZU4EV 5 8
XCZU5EV 6 9
XCZU6EG 7 10
XCZU7EV 8 11
XCZU9EG 10 14
XCZU11EG 11 18
XCZU15EG 11 18
XCZU17EG 12 18
XCZU19EG 14 21
Zynq UltraScale+ RFSoC Windows/Linux (64 ビット)
デバイス 標準 ピーク
XCZU21DR 10 14
XCZU25DR 11 14
XCZU27DR 13 17
XCZU28DR 14 17
XCZU29DR 14 17
Kintex UltraScale Windows/Linux (64 ビット)
デバイス 標準 ピーク
XCKU025 5 7
XCKU035 5 7
XCKU040 5 7
XCKU060 7 11
XCKU085 9 14
XCKU095 9 14
XCKU115 9 14
Virtex UltraScale Windows/Linux (64 ビット)
デバイス 標準 ピーク
XCVU065 7 11
XCVU080 8 12
XCVU095 9 14
XCVU125 10 16
XCVU160 14 20
XCVU190 18 24
XCVU440 32 48
Virtex 7 Windows/Linux (64 ビット)
デバイス 標準 ピーク
XC7V585T 4 6
XC7V2000T 10 16
XC7VX330T 3 5
XC7VX415T 3 5
XC7VX485T 4 5
XC7VX550T 4 6
XC7VX690T 5 7
XC7VX980T 7 9
XC7VX1140T 8 10
XC7VH580T 4 6
XC7VH870T 6 8
Virtex 7 Windows/Linux (64 ビット)
デバイス 標準 ピーク
XC7K70T 1.6 2.5
XC7K160T 2 3
XC7K325T 3 4
XC7K355T 3 5
XC7K410T 3 5
XC7K420T 3 5
XC7K480T 4 6.5
Artix 7 Windows/Linux (64 ビット)
デバイス 標準 ピーク
XC7A15T 2 3
XC7A35T 2 3
XC7A50T 2 3
XC7A75T 2 3
XC7A100T 2 3
XC7A200T 2.5 3.5
Zynq 7000 Windows/Linux (64 ビット)
デバイス 標準 ピーク
XC7Z010 1 1.6
XC7Z015 1.3 1.9
XC7Z020 1.3 1.9
XC7Z030 1.8 2.7
XC7Z035 3 5
XC7Z045 3 5
オペレーティング システム

AMD は、x86 および x86-64 プロセッサ アーキテクチャで次のオペレーティング システムをサポートします。

  • Windows アップデート: 10.0 1809 アップデート、10.0 1903 アップデート、10.0 1909 アップデート、10.0 2004 アップデート
  • RHEL 7/CentOS 7​: 7.4、7.5、7.6、7.7、7.8、7.9
  • RHEL 8/CentOS 8: 8.1、8.2、8.3
  • SUSE LE: 12.4、15.2
  • Ubuntu: 16.04.5 LTS、16.04.6 LTS、18.04.1 LTS、18.04.2 LTS、18.04.3 LTS; 18.04.4 LTS、20.04 LTS、20.04.1 LTS

注: PetaLinux がサポートするオペレーティング システムのインストール要件の詳細は、 PetaLinux ツール資料: リファレンス ガイド (UG1144) をご覧ください。

アーキテクチャ サポート

次の表に、Vivado ML スタンダードと Vivado ML エンタープライズにおけるコマーシャル製品のアーキテクチャ サポートを示します。コマーシャル製品以外では、 オートモーティブ向けデバイスはすべて、 Vivado ML スタンダード エディションでプロダクション デバイスとして使用可能になるとサポートされます。

デバイス Vivado ML スタンダード エディション Vivado ML エンタープライズ エディション
AMD Zynq™ Zynq 7000 SoC デバイス
  • XC7Z010、XC7Z015、XC7Z020、XC7Z030、XC7Z007S、XC7Z012S、XC7Z014S
 Zynq 7000 SoC デバイス
  • すべて
AMD Zynq™ UltraScale+™ MPSoC UltraScale+ MPSoC
  • XCZU1EG,、XCZU2EG、XCZU2CG、XCZU3EG、XCZU3CG、XCZU4EG、XCZU4CG、XCZU4EV、XCZU5EG、XCZU5CG、XCZU5EV、XCZU7EV、XCZU7EG、XCZU7CG
 UltraScale+ MPSoC
  • すべて
Zynq UltraScale+ RFSoC UltraScale+ RFSoC
  • なし
 UltraScale+ RFSoC
  • すべて
Virtex™ FPGA Virtex 7 FPGA
  • なし

Virtex UltraScale FPGA

  • なし
 Virtex 7 FPGA
  • すべて

Virtex UltraScale FPGA

  • すべて

Virtex UltraScale+ FPGA

  • すべて

Virtex UltraScale+ HBM

  • すべて

Virtex UltraScale+ 58G

  • すべて
Kintex™ FPGA AMD Kintex 7 FPGA
  • XC7K70T、XC7K160T

Kintex UltraScale FPGA

  • XCKU025、XCKU035

Kintex UltraScale+ FPGA

  • XCKU3P, XCKU5P
 AMD Kintex 7 FPGA
  • すべて

Kintex UltraScale FPGA

  • すべて

Kintex UltraScale+

  • すべて
Artix™ FPGA Artix 7 FPGA
  • XC7A12T、XC7A15T、XC7A25T、XC7A35T、XC7A50T、XC7A75T、XC7A100T、XC7A200T
 Artix 7 FPGA
  • すべて
Artix UltraScale+ Artix UltraScale+
  • XCAU10P、XCAU15P、XCAU20P、XCAU25P
 Artix UltraScale+
  • すべて
Spartan™ 7 Spartan 7
  • XC7S6, XC7S15
  • XC7S25、XC7S50
  • XC7S75、XC7S100
 Spartan 7
  • すべて
Alveo™

Alveo

  • すべて
 Alveo
  • すべて
Kria™ Kria
  • すべて
 Kria
  • すべて
Versal™ N/A AI コア シリーズ
  • XCVC1902、XCVC1802、XCVC1702、XCVC1502
  • XQVC1702、XQVC1902
プライム シリーズ
  • XCVM1802、XCVM1402、XCVM1302、XCVM1502
AI エッジ シリーズ
  • XCVE1752
プレミアム シリーズ
  • XCVP1202
  • XCVP1102
  • XCVP1402
  • XCVP1502
  • XCVP1702
  • XCVP1802

資料

機能カテゴリやワークロードで目的の資料を検索および条件検索

デフォルト デフォルト タイトル ドキュメント タイプ 日付

ビデオ

ビデオの検索および条件検索

デフォルト デフォルト タイトル 日付

トレーニング

無償の Vivado ML トレーニング コース

Vivado ML トレーニング コース

開発者プログラムに登録すると、次に示す無償の Vivado ML トレーニング コースにアクセスできます。

Vivado Design Suite を使用した FPGA 設計

ビデオ タイトル 説明
FPGA の概要 FPGA アーキテクチャの概要を説明し、FPGA の利点、アプリケーション、主な構築ブロックについて解説しています。
FPGA & 適応型 SoC ファミリ 7 シリーズ/UltraScale™ FPGA、スタックド シリコン インターコネクト ベースの 3D IC デバイス、Zynq™ 7000 SoC、Zynq UltraScale+™ MPSoC、ACAP (Adaptive Compute Acceleration Platform) を紹介しています。
Vivado Design Suite の概要 さまざまなデザイン フローを紹介し、フローにおける Vivado IDE の役割について解説しています。
Vivado Design Suite プロジェクトベースのフロー Vivado Design Suite のプロジェクトベース フローを紹介しています。主に、プロジェクトの作成、プロジェクトへのファイル追加、Vivado IDE の使用、デザインのシミュレーションなどがあります。
Vivado Design Suite 非プロジェクトベース モード 非プロジェクト バッチ モードでのデザイン フローを紹介しています。主に、デザイン解析コマンドの使用や制約の適用方法について解説しています。
UltraFast 設計手法: ボードおよびデバイス プランニング このコースでカバーされる設計手法ガイドラインおよび UltraFast 設計手法ガイド チェックリストについて説明しています。
RTL 開発 RTL/RTL 設計フロー、推奨されるコーディング ガイドライン、制御信号の使用、リセットに関する推奨事項について解説しています。
ビヘイビアー シミュレーション フロー ビヘイビアー シミュレーションのプロセス、および Vivado IDE で利用できるシミュレーション オプションについて説明しています。
Vivado 合成、インプリメンテーション、ビットストリームの生成 デザインの要件に応じたタイミング制約の作成、デザインの合成と実装、さらにビットストリーム生成とデモ ボードへのダウンロードについても説明しています。
Vivado Design Suite の I/O ピン配置 [I/O Planning] レイアウトを使用して、ピンの割り当てを実行します。
Vivado IP フロー カスタマイズ IP、インスタンス IP およびデザイン IP の階層の検証。
Vivado ML トレーニング コース (受講割引適用）

その他の受講割引適用トレーニング コース

その他のオンデマンドのトレーニング コースをお探しですか？ 開発者プログラムに登録すると、限定コースが 50% 割引になります。

1. AMD 開発者アカウントを使用して、 https://lmstraining.xilinx.com にログイン

2. 検索ボックスで「Developers Program」を検索すると、割引が適用されたコースが表示される

3. 受講して開発を始める

ビデオ タイトル 説明
Vivado Design Suite を使用した FPGA の設計 1 このコースは、Vivado™ Design Suite の入門トレーニングです。FPGA 初心者を対象に FPGA デザイン フローのデモを実施しています。
Vivado Design Suite を使用した FPGA の設計 2 このコースは、「Vivado Design Suite を使用した FPGA の設計 1 」 をベースに作成されたもので、効果的な FPGA デザインの構築方法を説明しています。
Vivado Design Suite を使用した FPGA の設計 3 このコースは、「Vivado Design Suite を使用した FPGA の設計 1および 2」をベースに作成されたもので、タイミング クロージャ手法を率的に使用する方法について説明しています。
Vivado Design Suite を使用した FPGA の設計 4 Virginia DesignSuite および AMD ハードウェアの高度な機能について説明しています。主に、ソース同期/システム同期インターフェイスへのタイミング制約の適用と、フロアプラン手法の活用に焦点を当てています。
有償の Vivado MLトレーニング コース

有償コース

AMD の FPGA およびエンベデッド デザイン トレーニングでは、今すぐ設計をスタートするために必要な基礎知識が身につくハンズオン コースを提供しています。このプログラムは、FPGA テクノロジを使用し始めたばかりの設計者から複雑なコネクティビティ、デジタル信号処理、エンベデッド ソリューションなどの開発に携わる FPGA 設計経験者まですべての方を対象としています。トレーニング クレジットに関する詳細は、お近くの販売代理店へお問い合わせください。