System Generator for DSP™ は、ザイリンクスのデザインを使用する高性能 DSP システムを設計するための業界最先端の高度なツールです。System Generator for DSP は、RTL を使用する従来の方法よりもはるかに短い時間で量産品質の DSP アルゴリズムを作成できます。

• 業界で最先端の FPGA を含む高度な並列システムを開発
• Simulink® および MATLAB® (The Mathworks, Inc.) からのシステム モデル化と自動コード生成
• DSP システムの RTL、エンベデッド、IP、MATLAB、ハードウェアの各コンポーネントを統合
• ザイリンクスの DSP ターゲット デザイン プラットフォームの主要コンポーネント

System Generator for DSP は、Vivado® System Edition Design Suite 内に統合されています。System Generator for DSP を使用すると、FPGA の設計経験が少ない開発者でも、従来の RTL 開発期間よりはるかに短期間で量産品質の DSP アルゴリズムを FPGA へインプリメントできます

• MATLAB 2015B のサポート : 密接な統合により、HDL Coder で高位 RTL やターゲットとする最適化された IP を含む結合モデルを自動生成可能。
• 簡素化された IP により、アップ変換、ダウン変換、および標準のデジタル信号処理デザインで、IP を構成するために必要なインターフェイスやパラメーター数を最小限に抑えながら高い QoR と性能を達成可能。新規 IP には、Digital FIR Filter、Sine Wave Generator、Product、Requantize ブロックなどがある。
• Virtex-7、Kintex-7、Artix-7、および Zynq-7000 ファミリの JTAG 協調シミュレーションが機能強化され、バースト モードを使用することで性能が最大 45 倍まで向上可能。
• ロジックのデバッグやタイミング クリティカル パスの可視化に役立つ波形ビューアやタイミング アナライザの起動時間が短縮され、クロスプローブ機能が改善。

• Vivado に統合
  ザイリンクス DSP ターゲット デザイン プラットフォームの一部は、Vivado® IDE、IP カタログ、および高位合成と連動します。Vivado 高位合成 IP を素早くインポートし、Simulink® を使用してモデル化できます。IP を自動生成し、Vivado IP カタログへエクスポートします。ザイリンクスの SoC または FPGA へ独自 DSP アルゴリズムをシームレスに統合します。
  
  
• DSP のモデル化
  信号処理 (例: FIR フィルター、FFT)、エラー訂正 (例: Viterbi デコーダ、Reed-Solomon エンコーダー/デコーダー)、算術演算、メモリ (例: FIFO、RAM、ROM)、およびデジタル ロジックの機能を含むザイリンクスのブロックセットを使用して、Simulink で高性能 DSP システムを作成してデバッグします。
  
  
• ビットおよびサイクル精度の浮動/固定小数点演算を実行
  System Generator は、ビットおよびサイクル精度 (Bit/cycle-accurate) の固定小数点、およびビットおよびサイクル精度の単精度/倍精度/カスタム精度の浮動小数点演算をサポートします。
  
  
• Simulink から VHDL または Verilog のコードを自動生成
  ザイリンクスのブロックセットから、ビヘイビア (RTL) 生成とターゲット固有のザイリンクスの IP コアをインプリメントします。IP を生成して直ぐに Vivado IP カタログへインポートし、デザインの再利用やモデルの共有を容易にします。
  
  
• ハードウェア協調シミュレーション
  コード生成オプションにより、Simulink および MATLAB で実動ハードウェアを検証し、シミュレーションを短縮できます。System Generator は、ハードウェア プラットフォームと Simulink との間でイーサネット (10/100/ギガビット) と JTAG の通信をサポートします。

包括的なデバイス サポート : Kintex®-7、Virtex®-7、Zynq®-7000、Artix®-7、Kintex UltraScale™、Virtex UltraScale