System Generator for DSP™ は、ザイリンクス デバイスに高性能 DSP アルゴリズムを定義、検証、実装する業界最先端のアーキテクチャ レベル設計ツールです。Simulink® のアドオン ツールボックスとして提供されている System Generator for DSP では、FPGA 向けに最適化された既存の IP を利用できます。これらの IP はユーザーがパラメータ指定できるため、アルゴリズムの品質とコストを最適化できます。System Generator for DSP の機能と Simulink® の豊富なシミュレーション機能および検証機能を組み合わせることで、RTL を使用する従来の方法よりもはるかに短い時間で量産品質の DSP アルゴリズムを作成できます。

• Simulink 環境に 100 以上の RTL に最適化されたブロック (RTL を使用する方法よりシミュレーションが 2 ～ 3 倍高速化する C シミュレーション モデルがある)
• DSP システムのザイリンクス IP、レガシ RTL、Simulink および MATLAB コンポーネントを統合
• ビットおよびサイクル精度の浮動/固定小数点シミュレーション
• シミュレーションを高速化し、ハードウェア上でアルゴリズムを評価するためのハードウェア協調シミュレーション
• Simulink モデルからパッケージ化された IP や低レベル HDL の自動コード生成
• HDL テストベンチの自動生成 (シミュレーションからのテスト ベクタを含む)

• DSP のモデル化
  信号処理 (例: FIR フィルター、FFT)、エラー訂正 (例: Viterbi デコーダ、Reed-Solomon エンコーダー/デコーダー)、算術演算、メモリ (例: FIFO、RAM、ROM)、およびデジタル ロジックに対して、ザイリンクス向けに最適化された RTL IP をブロックとして使用して、Simulink 環境内で高性能 DSP システムを作成してデバッグします。クロック レートが高いデザインには、Simulink で DSP48 プリミティブを利用できます。
  
  
• ビットおよびサイクル精度の浮動/固定小数点演算を実行
  System Generator は、ビットおよびサイクル精度 (Bit/cycle-accurate) の固定小数点、およびビットおよびサイクル精度の単精度/倍精度/カスタム精度の浮動小数点演算をサポートします。
  
  
• Simulink から VHDL/Verilog コードやパッケージ化された IP を自動生成
  ザイリンクスのブロックセットから、ビヘイビア (RTL) 生成とターゲット固有のザイリンクスの IP コアをインプリメントします。Vivado IP カタログに追加して今後ほかのデザインで利用できるようにデザインを IP コアとしてパッケージ化します。これにより、デザインの再利用やモデルの共有が可能になります。

• ハードウェア協調シミュレーション
  検証とシミュレーションを高速化するコード生成オプションは、Simulink シミュレーションとループで使用できるように FPGA ハードウェアにデザインをコンパイルすることで、Simulink 環境で動作中のハードウェアを検証し、迅速なシミュレーションが可能になります。System Generator は、サポートされるボードとプラットフォームに対して、ハードウェア プラットフォームと Simulink 間において Ethernet (10/100/Gigabit) と JTAG 通信をサポートしています。

• タイミングおよびリソース解析
  デザインのタイミング クロージャとリソース使用率 (合成後または実装後) を検証し、Simulink のSystem Generator モデルとの関係をクロスプロービングを通して検証することで、デザインの性能向上やタイミング エラーの検出プロセスを迅速化します。

包括的なデバイス サポート: Kintex®-7、Virtex®-7、Zynq®-7000、Artix®-7、Kintex UltraScale™、Kintex UltraScale+、Virtex UltraScale、Virtex UltraScale+、Zynq UltraScale+ RFSoC

サポートされるデバイス/ボード、互換性のある MATLAB バージョン、および OS サポートに関する最新のリリース情報は、Vivado リリース ノートを参照してください。