Automatic Gain Control(AGC) IP Core
- パーツ番号: L041-Automatic Gain Control(AGC)
- ベンダー: Logictronix Technologies Pvt. Ltd
- Partner Tier: Select
製品説明
The Automatic Gain Control IP core takes in camera images via the AXI4-Stream source and then automatically calculates the alpha and beta values for the input image and sets the output of the input image using the calculated alpha and beta values.
主な機能と利点
- Calculates alpha and beta values automatically.
- Provides the gain corrected output image.
- Configurable parameters such as resolution.
- Supports 24-bit RGB input and output.
- AXI4 compatible IP core, easy to integrate on Computer Vision IP Pipeline or Camera Pipeline on VIVADO or Vitis.
主な資料
デバイス インプリメンテーション マトリックス
このコアの実装例の使用率メトリックです。詳細については、プロバイダにお問い合わせください。
| ファミリ | デバイス | スピード グレード | ツール バージョン | HW 検証？ | スライス | LUT | BRAM | DSP48 | CMT | GTx | FMAX (Mhz) |
|---|---|---|---|---|---|---|---|---|---|---|---|
| Zynq-7000 Family | XC7Z045 | -2 | Vivado 2019.1 | Y | 2821 | 7440 | 5 | 31 | 0 | 0 | 150 |
IP の品質指標
一般的な情報
| データ作成日 | May 26, 2022 |
| 現在の IP リビジョン番号 | V1.0 |
| 現在のリビジョンのリリース日 | May 05, 2022 |
| 初期バージョンのリリース日 | May 05, 2022 |
ザイリンクス カスタマによる製品化
| 製品化をしたザイリンクス カスタマーのプロジェクト数 | 0 |
| 参照資料の有無 | N |
デリバラブル (成果物)
| 購入可能な IP 形式 | Source Code |
| ソース コードの形式 | Verilog, VHDL |
| ハイレベル モデルの有無 | N |
| 統合テストベンチの有無 | N |
| コード カバレッジ レポートの有無 | Y |
| ファンクショナル カバレッジ レポートの有無 | N |
| UCF の有無 | N |
| 市販の評価ボードの有無 | Y |
| ボード上で使用した FPGA | Zynq-7000 |
| ソフトウェア ドライバーの有無 | N |
インプリメンテーション
| ザイリンクス製品向けのコード最適化の有無 | N |
| カスタムの FPGA 最適化技術 | None |
| サポートされる合成ソフトウェア ツール/バージョン | Vivado Synthesis / 2019.1 |
| スタティックタイミング解析実施の有無 | N |
| AXI インターフェイス | AXI4, AXI4-Stream, AXI4-Lite |
| IP-XACT メタデータの有無 | N |
検証
| 資料検証計画の有無 | Executable and documented plan |
| 試験方法 | Directed Testing |
| アサーション | N |
| 収集したカバレッジ メトリック | Code |
| タイミング検証実施の有無 | N |
| タイミング検証レポートの有無 | N |
| サポートされるシミュレーター | Xilinx lSim / 2019.1 |
ハードウェア検証
| FPGA 上で検証済み | Y |
| 使用したハードウェア検証プラットフォーム | ZC706 |
| 業界標準コンプライアンス テストに合格 | N |
| テスト結果の有無 | N |